Ncverilog 常用命令使用详解
作者:5life
工作状态:建立仿真环境数字,集成电路,IC,FAQ,Design compiler,数字信号处理,滤波器,DSP,VCS,NC,coverage,覆盖率,modelsim,unix,c,verilog,hdl,VHDL,IP,STA,vera,验证,primetime,FIFO,SDRAM,SRAM,IIR,FIR,DPLL g M q P [/U t8~
数字,集成电路,IC,FAQ,Design compiler,数字信号处理,滤波器,DSP,VCS,NC,coverage,覆盖率,modelsim,unix,c,verilog,hdl,VHDL,IP,STA,vera,验证,primetime,FIFO,SDRAM,SRAM,IIR,FIR,DPLL N g!p0BW f#v z(/%Y
我们知道,由于NC-Verilog使用了Native Compile Code 的技术来加强电路模拟的效率,因此在进行模拟时必须经过compile(ncvlog 命令)以及elaborate(ncelab命令)的步骤。编译之后,针对每一个HDL设计单元会产生中间表达。接着elaborate命令会建立整个电路的结构,产生可以用来模拟的资料。最后使用ncsim命令来进行模拟。
三命令模式
命令如下:
Digital IC Designer's forum c2z)J7@ P4`
ncelab tb -access wrc
ncsim tb -gui
第一个命令中,run.f是整个的RTL代码的列表,值得注意的是,我们需要把tb文件放在首位,这样可以避免出现提示timescale的错误。
ncvlog -f run.f
Digital IC Designer's forum Q0V | R F
第三个命令中,gui选项是加上图形界面%{ z u%[ { v,/ s y
值得注意的是,在这种模式下仿真,是用“ - ”的。而下边要说的ncverilog是采用“ + ”的。
数字,集成电路,IC,FAQ,Design compiler,数字信号处理,滤波器,DSP,VCS,NC,coverage,覆盖率,modelsim,unix,c,verilog,hdl,VHDL,IP,STA,vera,验证,primetime,FIFO,SDRAM,SRAM,IIR,FIR,DPLL K#T X;c6r c B$/ p ~
单命令模式
Digital IC Designer's forum k W H n a q K
ncverilog +access+wrc rtl +guiDigital IC Designer's forum ?+M:}8l,K ^ b7r p
在这里,各参数与三命令模式相同。注意“ + ”。 第二个命令中,access选项是确定读取文件的权限。其中的tb是你的tb文件内的模块名字。 &L*F j o
K ` d:J
在本文里将详细讲述ncverilog 的各种常用的参数,对于三命令模式,请读者自己查看资料。
数字,集成电路,IC,FAQ,Design compiler,数字信号处理,滤波器,DSP,VCS,NC,coverage,覆盖率,modelsim,unix,c,verilog,hdl,VHDL,IP,STA,vera,验证,primetime,FIFO,SDRAM,SRAM,IIR,FIR,DPLL(C N ~:g4H F
+define+macro ... 预编译宏的设定bbs.dicder.com;v*F H A w7B S
Digital IC Designer's forum D6s6~ U C r"_%T L)T
+errormax+整数 当错误大于设定时退出仿真
+cdslib+... 设定你所仿真的库所在 数字,集成电路,IC,FAQ,Design compiler,数字信号处理,滤波器,DSP,VCS,NC,coverage,覆盖率,modelsim,unix,c,verilog,hdl,VHDL,IP,STA,vera,验证,primetime,FIFO,SDRAM,SRAM,IIR,FIR,DPLL4qt w3d A0u G!B'} w
+incdir+path 设定include的路径
+linedebug 允许在代码中设定line breakpoint
数字,集成电路,IC,FAQ,Design compiler,数字信号处理,滤波器,DSP,VCS,NC,coverage,覆盖率,modelsim,unix,c,verilog,hdl,VHDL,IP,STA,vera,验证,primetime,FIFO,SDRAM,SRAM,IIR,FIR,DPLL s:B/{1?(s:B V,B(N;}
+log+logfile 输出到名为logfile的文件中
+status 显示内存和CPU的使用情况
bbs.dicder.com1I*C g&wE!{ w t d!F
+access+w/r/c 读取对象的权限,缺省为无读(-w)无写(-r)无连接(-c)
bbs.dicder.com K.]$_.c ~ t U
+gui 显示图形交互界面
+work 工作库 bbs.dicder.com m
T"k)U'Z#}0r,u
+input script_file 输入脚本文件
DICDERq _!l X ~7^%[ h4R1}-s
+licqueque 如无licence等待licenceDICDER*|"?(x!d y7V
+run 如果在GUI交互界面下, 启动后将自动开始仿真
+loadpli1=... 动态加入PLI &O J;z,w7b6U
+timescale 设定仿真单位和精度 bbs.dicder.com B s S
f%Y t
+nocopyright 不显示版权信息
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我们知道,由于NC-Verilog使用了Native Compile Code 的技术来加强电路模拟的效率,因此在进行模拟时必须经过compile(ncvlog 命令)以及elaborate(ncelab命令)的步骤。编译之后,针对每一个HDL设计单元会产生中间表达。接着elaborate命令会建立整个电路的结构,产生可以用来模拟的资料。最后使用ncsim命令来进行模拟。
三命令模式
命令如下:
Digital IC Designer's forum c2z)J7@ P4`
ncelab tb -access wrc
ncsim tb -gui
第一个命令中,run.f是整个的RTL代码的列表,值得注意的是,我们需要把tb文件放在首位,这样可以避免出现提示timescale的错误。
ncvlog -f run.f
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第三个命令中,gui选项是加上图形界面%{ z u%[ { v,/ s y
值得注意的是,在这种模式下仿真,是用“ - ”的。而下边要说的ncverilog是采用“ + ”的。
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单命令模式
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ncverilog +access+wrc rtl +guiDigital IC Designer's forum ?+M:}8l,K ^ b7r p
在这里,各参数与三命令模式相同。注意“ + ”。 第二个命令中,access选项是确定读取文件的权限。其中的tb是你的tb文件内的模块名字。 &L*F j o
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在本文里将详细讲述ncverilog 的各种常用的参数,对于三命令模式,请读者自己查看资料。
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+errormax+整数 当错误大于设定时退出仿真
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+incdir+path 设定include的路径
+linedebug 允许在代码中设定line breakpoint
数字,集成电路,IC,FAQ,Design compiler,数字信号处理,滤波器,DSP,VCS,NC,coverage,覆盖率,modelsim,unix,c,verilog,hdl,VHDL,IP,STA,vera,验证,primetime,FIFO,SDRAM,SRAM,IIR,FIR,DPLL s:B/{1?(s:B V,B(N;}
+log+logfile 输出到名为logfile的文件中
+status 显示内存和CPU的使用情况
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+access+w/r/c 读取对象的权限,缺省为无读(-w)无写(-r)无连接(-c)
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+gui 显示图形交互界面
+work 工作库 bbs.dicder.com m
T"k)U'Z#}0r,u
+input script_file 输入脚本文件
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+licqueque 如无licence等待licenceDICDER*|"?(x!d y7V
+run 如果在GUI交互界面下, 启动后将自动开始仿真
+loadpli1=... 动态加入PLI &O J;z,w7b6U
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+nocopyright 不显示版权信息