systemverilog验证测试平台编写指南_MathWorks HDL Verifier 已通过UVM支持,FPGA、ASIC验证将提速...

MathWorks 宣布,HDL Verifier 从现已上市的 Release 2019b 开始提供对 Universal Verification Methodology (UVM) 的支持。HDL Verifier 能够让开发 FPGA 和 ASIC 设计的设计验证工程师直接从 Simulink 模型生成 UVM 组件和测试平台,并在支持 UVM 的仿真器(比如来自 Synopsys、Cadence 和 Mentor 的仿真器)中使用这些组件和测试平台。

Wilson Research Group 的一项最近研究发现,48% 的 FPGA 设计项目和 71% 的 ASIC 设计项目依赖 UVM 进行设计验证。通常,算法开发人员和系统架构师在 MATLAB 和 Simulink 中开发新算法内容。然后,设计验证(DV)工程师在为 RTL 测试平台手工编写代码时使用 MATLAB 和 Simulink 模型作为参考,这一过程极其耗时。现在借助 HDL Verifier,DV 工程师可以从已经在 Simulink 中开发的系统级模型自动生成 UVM 组件,如序列或记分板。在为诸如无线通信、嵌入式视觉和控制等应用中使用的 ASIC 和 FPGA 设计而开发测试平台时,此方法可以减少验证工程师所花费的时间。

“借助 Simulink,我们在手工编写生产 UVM 测试平台、测试序列和记分板上花费的时间可以减少大约 50%,从而有更多时间专注于突破性创新应用。”Allegro MicroSystems 的 ASIC 开发经理 Khalid Chishti 说,“我们针对汽车应用设计的 ASIC 依赖 UVM 进行生产验证,为这些设备开发算法曾是一项繁琐的任务,而 MATLAB 和 Simulink 对此进行了简化。”

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HDL Verifier 增添了一些新功能,例如,从 MATLAB 和 Simulink 中生成 UVM 组件、SystemVerilog 断言和 SystemVerilog DPI 组件,现在可向负责 ASIC 和 FPGA 生产验证的设计验证团队提供更多扩展性支持。这些设计验证团队原本通过在 SystemVerilog 中手工编写代码,进而在 HDL 仿真器中开发严格测试平台,现在,他们能够从现有 MATLAB 和 Simulink 模型直接生成验证组件,并重用这些模型加快创建生产验证环境的速度。

“根据 Wilson Research 和 Mentor Graphics 的 2018 年功能验证研究,DV 工程师在开发测试平台中花费在 ASIC 和 FPGA 项目上的时间,大约占他们工作时间的五分之一。”MathWorks 首席 HDL 产品营销经理 Eric Cigan 说,“HDL Verifier 能够从现有 MATLAB 和 Simulink 模型生成 UVM 和 SystemVerilog DPI 组件,不仅可以提高 DV 工程师的生产效率,而且会增进系统架构师、硬件设计师与 DV 工程师之间的合作。”

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SystemVerilog的听课学习笔记,包括讲义截取、知识点记录、注意事项等细节的标注。 目录如下: 第一章 SV环境构建常识 1 1.1 数据类型 1 四、二值逻辑 4 定宽数组 9 foreach 13 动态数组 16 队列 19 关联数组 21 枚举类型 23 字符串 25 1.2 过程块和方法 27 initial和always 30 function逻辑电路 33 task时序电路 35 动态 静态变量 39 1.3 设计例化和连接 45 第二章 验证的方法 393 动态仿真 395 静态检查 397 虚拟模型 403 硬件加速 405 效能验证 408 性能验证 410 第三章 SV组件实现 99 3.1 接口 100 什么是interface 101 接口的优势 108 3.2 采样和数据驱动 112 竞争问题 113 接口中的时序块clocking 123 利于clocking的驱动 133 3.3 测试的开始和结束 136 仿真开始 139 program隐式结束 143 program显式结束 145 软件域program 147 3.4 调试方法 150 第四章 验证的计划 166 4.1 计划概述 166 4.2 计划的内容 173 4.3 计划的实现 185 4.4 计划的进程评估 194 第五章 验证的管理 277 6.1 验证的周期检查 277 6.2 管理三要素 291 6.3 验证的收敛 303 6.4 问题追踪 314 6.5 团队建设 321 6.6 验证的专业化 330 第六章 验证平台的结构 48 2.1 测试平台 49 2.2 硬件设计描述 55 MCDF接口描述 58 MCDF接口时序 62 MCDF寄存器描述 65 2.3 激励发生器 67 channel initiator 72 register initiator 73 2.4 监测器 74 2.5 比较器 81 2.6 验证结构 95 第七章 激励发生封装:类 209 5.1 概述 209 5.2 类的成员 233 5.3 类的继承 245 三种类型权限 protected/local/public 247 this super 253 成员覆盖 257 5.4 句柄的使用 263 5.5 包的使用 269 第八章 激励发生的随机化 340 7.1 随机约束和分布 340 权重分布 353 条件约束 355 7.2 约束块控制 358 7.3 随机函数 366 7.4 数组约束 373 7.5 随机控制 388 第九章 线程与通信 432 9.1 线程的使用 432 9.2 线程的控制 441 三个fork...join 443 等待衍生线程 451 停止线程disable 451 9.3 线程的通信 458 第十章 进程评估:覆盖率 495 10.1 覆盖率类型 495 10.2 功能覆盖策略 510 10.3 覆盖组 516 10.4 数据采样 524 10.5 覆盖选项 544 10.6 数据分析 550 第十一章 SV语言核心进阶 552 11.1 类型转换 552 11.2 虚方法 564 11.3 对象拷贝 575 11.4 回调函数 584 11.5 参数化的类 590 第十二章 UVM简介 392 8.2 UVM简介 414 8.3 UVM组件 420 8.4 UVM环境 425
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