2018年04月_使弓弦

06月 04月

原创 Verilog自顶向下设计24进制和60进制计数器（FPGA）

提供Verilog自顶向下设计24进制和60进制计数器（1Hz，频率可调）并用数码管动态显示的代码，且两个程序皆在Basys2开发板上验证通过。程序思路：首先将程序分为4部分：分频程序、计数程序、数码管动态显示程序、顶部程序。合理安排输入与输出接口。注意顶部程序中的连接变量必须设置为wire型。24进制计数器代码下载地址：点击打开链接60进制计数器代码下载地址：点击打开链接觉得有用就赞一个~欢迎大...

2018-04-26 12:23:06 12466 3

原创 Verilog设计十进制加法器（FPGA)

本文提供了一个同步清零、同步置数的十进制加法计数器代码和一个异步清零、异步置数的可逆十进制计数器代码，且使用ISE13.4综合通过并在Basys2开发板上成功验证功能，此外大家可以修改代码以调节周期。同步清零、同步置数的十进制加法计数器代码：module add_1( input clk,//50MHz,20ns input sw0,//清零 input sw1,//置数 input ...

2018-04-25 17:51:12 19103 2

原创 Verilog4位寄存器程序（可调周期）

本文提供了用Verilog设计4位寄存器的代码，且时钟周期可调，实现异步清零与同步置数，已通过Basys2开发板验证。代码如下：module register#(parameter N=4)( input wire load, input wire clr, input wire clk, input wire [N-1:0] d, output reg [N-1:...

2018-04-22 23:30:43 7052

原创 Verilog设计一个秒脉冲发生器（FPGA)

本文提供用Verilog设计秒脉冲发生器的代码，且在Basys2开发板上验证通过，本代码产生的脉冲周期为1s，可通过改变if语句中的m的判定值来改变脉冲周期。代码如下：module pps_1( input wire clr,//手动复位 input wire clk,//外部时钟，所用时钟为50MHz，周期近似为20ns output reg q//脉冲信号 ); ...

2018-04-22 23:04:42 21435 7

原创有限差分法MATLAB程序

设有一个长直接地金属矩形槽，长a=40，宽b=20，其侧壁与底面电位均为零，顶盖电位为100V（相对值），求槽内电位分布。利用高斯迭代求解代码如下（相邻两次迭代值最大允许误差为0.001）：a=zeros(21,41);a(1,:)=100;b=zeros(19,39);c=eye(19,39);count=1;d=0;while(count==1) m=0; for ...

2018-04-22 19:05:01 44725 4

原创 Verilog实现4位数码管动态显示（FPGA）

本文提供了在Basys2开发板上实现4位数码管动态显示的代码，并在ISE13.4_1上调试通过，下载到开发板后可实现将8个SW输入的两位十六进制数对应的8421BCD码，显示在数码管上。首先，是以十六进制数显示。比如，在8个开关SW上输入2FH，四个数码管从左到右显示0215。以下为代码：module x7seg_1( input wire [3:0] high_data, ...

2018-04-22 15:21:15 50309 8