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11月 06月 05月

原创 STM32F103笔记(二)：中断与事件

非原创，参考文章：https://blog.csdn.net/flydream0/article/details/8208463。这张图是一条外部中断线或外部事件线的示意图,图中信号线上划有一条斜线,旁边标志19字样的注释,表示这样的线路共有19套.图中的蓝色虚线箭头,标出了外部中断信号的传输路径,首先外部信号从编号1的芯片管脚进入,经过编号2的边沿检测电路,通过编号3的或门进入中断挂起请求寄存器,最后经过编号4的与门输出到NVIC中断检测电路,这个边沿检测电路受上升沿或下降沿选择寄存器控制,用户可以

2020-05-23 10:56:26 488

原创 STM32F103笔记（一）：GPIO_Init（）函数详解

GPIO_Init（）函数详解，具体参考以下两篇文章。1.http://www.51hei.com/bbs/dpj-34504-1.html函数目的：对GPIO进行初始化。如果对寄存器操作GPIO有一定了解的话，对下面理解起来就比较简单。如果将GPIO口设置为输出模式，要设置两个寄存器，CRL与ODR。CRL：规定了低8位GPIO的输出输入状态模式。ODR：只用[15:0]确定GPIO端口的输出值。如下重点要理解CRL的工作方式。CRL设置原理如上：例如设置端口PD7，那么就需要设置[

2020-05-23 10:27:56 5799 2

ChromeDriver 76.0.3809.68.zip
ChromeDriver 76.0.3809.68(win32,win64也可兼容使用，使用时需注意chrome版本)，python，Selenium。

2019-08-10

MSP430用户手册、数据手册、学习笔记
文件包含MSP430用户手册、数据手册、部分学习笔记，对于初学者用处较大。

2018-06-23

Verilog自顶向下60进制计数（FPGA)
使用Verilog自顶向下设计60进制计数器（例子为1Hz，可修改频率），并用数码管动态显示，已在Basys2开发板验证通过。

2018-04-25

Verilog自顶向下设计24进制计数器（FPGA)
使用Verilog自顶向下设计24进制计数器（例子为1Hz，可修改频率），并用数码管动态显示，已在Basys2开发板验证通过。

2018-04-25

Verilog实现可逆计数器（FPGA）程序
Verilog实现可逆计数器，可根据需要调节周期，且该程序已在Basys2开发板上验证成功。

2018-04-25

Verilog4位寄存器程序（可调时钟周期）
Verilog FPGA 4位寄存器 异步清零 同步置数 可调时钟周期

2018-04-22

Verilog秒脉冲程序（可调节脉冲周期）
Verilog秒脉冲程序（可调节脉冲周期），不想花积分下载可以移步https://mp.csdn.net/postedit/80044360

2018-04-22

MATLAB有限差分法程序
MATLAB有限差分法求解拉普拉斯（Laplace）方程，长直接地金属矩形槽内部电位分布

2018-04-22

Verilog动态数码管显示十进制
Verilog 二进制转换十进制动态数码管显示，如8个SW开关输入7FH，四个数码管依次显示127。

2018-04-22

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