synopsys的rm流程_synopsys设计流程

Synopsys

推荐设计流程

设计规范检查

1. LEDA

设计综合

≤

0.18um

0.18

－

0.35um

可测性设计

低功耗设计

FPGA

综合

5.Physical

Compiler

6.ClockTree

Compiler

7.DC-Expert

8. DC-Ultra

9. DFT

Compiler

10. Power

Compiler

11. FPGA

Compiler II

布局布线

≤

0.18um

0.18

－

0.35um

功耗、电漂移、

串扰分析优化

14. Astro

15. Apollo

16. Mars-Rail

17. Mars-Xtalk

静态验证

静态时序

分析

形式验

证

12.

PrimeTime

13.

Formality

版图物理

验证

LVS

，

DRC

20.

Hercules

仿真验证

仿真

测试平台、向量自

动生成

2. VCS

、

3. Scirocco

4. VERA

全定制设计环境

逻辑图

版图

18.

CosmosSE

19.

CosmosLE

互连线参

数提取

23. ST-

RCXT

电路仿真

高速

大规模

高精度

21.

NanoSim(S

T-SimXT)

22. ST-

Hspice

IP

库

25.

DesignWare

：与工艺无

关的可综合

库，和仿真

IP

库

0.18

0.25

0.35

标准单元库

RAM

ROM

IO

测试向量

24.

TetraMAX

ATPG

可实现

IP

Source Code

Verilog/VHDL

源代码

GDS-II

仿真

IP

工艺文件

综合库

版图库

设计规范库

Test

Vector

后端设计

Netlist