c++ 读取hdmi输入信号_基于FPGA的HDMI显示（二）

基于FPGA的720P HDMI显示

1.4.1 HDMI 硬件电路分析

  本次设计采用了 IO 模拟的方式实现 HDMI 的功能。与采用专用 HDMI 芯片相比，此方案具有成本更低、效果不输于采用专用芯片的效果、经过测试，兼容性方面也要比专用芯片要好、最大输出图像分辨率 1080P、图像传输稳定等显著的优势。
  具体硬件电路上面已经提到过了，这里简单分析一下。

图1 32 HDMI 硬件电路

  从图中可以看到， HDMI 接口设计全由 IO 模拟方式实现， HDMI 的信号线 D0~D2 其实是一个差分信号，在我们程序当中体现为 TMDS 类型，因此其输入信号为串行的数字信号，内部实际上是将输入的 RGB 信号进行编码，转换为 HDMI 数据(实际我们称其为 DVI)进行输出，因此在设计中通常可以将 RGB 信号单独引出，作为 RGB 输出，用来作为双显输出使用。下表是 HDMI 接口信号的功能定义。

表1 5 HDMI 接口信号的功能定义
图1 33 HDMI 视频输出时序

1.4.2 工程文件设计

  HDMI 采用和 DVI 相同癿传输原理——TMDS(Transition Minimized Differential signal)，最小化传输差分信号。
  TMDS 传输系统分为两个部分：发送端和接收端。TMDS 发送端收到HDMI 接口传来的表示 RGB 信号的24 位并行数据(TMDS 对每个像素的 RGB 三原色分别按 8bit 编码，即 R信号有 8 位，G 信号有 8 位，B 信号有 8 位)，然后对这些数据进行编码和并/串转换，再将表示 3 个 RGB 信号的数据分别分配到独立的传输通道发送出去。接收端接收来自发送端的串行信号，对其进行解码和串/并转换，然后发送到显示器的控制端。与此同时也接收时钟信号，以实现同步。
  TMDS的原理
  每一个 TMDS 链路都包括 3 个传输 RGB 信号的数据通道和 1 个传输时钟信号的通道。每一个数据通道都通过编码算法，将 8 位的视、音频数据转换成最小化传输、直流平衡的 10 位数据。这使得数据的传输和恢复更加可靠。最小化传输差分信号是通过异或及异或非等逡、逻辑算法将原始 8 位信号数据转换成 10 位，前 8 为数据由原始信号经运算后获得，第 9 位指示运算的方式，第 10 位用来对应直流平衡。
  一般来说，HDMI 传输癿编码格式中要包含视频数据、控制数据和数据包(数据包中包吨音频数据和附加信息数据，例如纠错码等)。TMDS 每个通道在传输时要包含一个 2bit 的控制数据、 8bit 的视频数据或者 4bit 的数据包即可。在 HDMI 信息传输过程中，可以分为三个阶段：视频数据传输周期、控制数据传输周期和数据岛传输周期，分别对应上述的三种数据类型。
下面介绍 TMDS 中采用的技术：
  1. 传输最小化
  8 位数据经过编码和直流平衡得到 10 位最小化数据，这仿佛增加了冗余位，对传输链路的带宽要求更高，但事实上，通过这种算法得到的 10 位数据在更长的同轴电缆中传输的可靠性增强了。下图是一个例子，说明对一个 8 位的并行 RED 数据编码、并/串转换。

图1 34 一个 8 位的并行 RED 数据编码、并/串转换

  第一步：将 8 位并行 RED 数据发送到 TMDS 収送端；

第二步：并/串转换；

  第三步：进行最小化传输处理，加上第 9 位，即编码过程。第 9 位数据称为编码位。
  2. 直流平衡
  直流平衡(DC-balanced)就是指在编码过程中保证信道中直流偏移为零。方法是在原来的 9 位数据癿后面加上第 10 位数据，返样，传输的数据趋于直流平衡，使信号对传输线的电磁干扰减少，提高信号传输的可靠性。
  3. 差分信号
  TMDS差分传动技术是一种利用2个引脚间电压差来传送信号的技术。传输数据的数值(“0”或者“1”)由两脚间电压正负极性和大小决定。即，采用 2 根线来传输信号，一根线上传输原来的信号，另一根线上传输与原来信号相反的信号。这样接收端就可以通过让一根线上的信号减去另一根线上的信号的方式来屏蔽电磁干扰，从而得到正确的信号。

图1 35 差分信号

  另外，还有一个显示数据通道(DDC)，是用于读取表示接收端显示器的清晰度等显示能力的扩展显示标识数据(EDID)的信号线。搭载 HDCP(High-bandwidth Digital Content Protection，高带宽数字内容保护技术)的发送、接收设备之间也利用 DDC 线进行密码键的认证。
  接下来是电路设计部分，HDMI驱动部分追寻原始出处应该是迪芝伦官方，该部分代码用VHDL语言描述，为了方便移植，我将该部分代码封装成自定义IP Core，由上文可知，我们需要产生RGB888三路数据，输入给该模块，然后经过解码、串/并转换，差分输出。还需要两个时钟输入，一个是当前显示分辨率的像素时钟，一个是当前显示分辨率的像素时钟的五倍。还有一个行同步信号和场同步信号，这两个信号的产生方法和VGA是一样的，简单来说就是先产生VGA的信号，行同步信号、场同步信号RGB888的数据输入给HDMI驱动模块就可以显示了，我们要修改显示的数据，还是只需要修改VGA时序即可。

图1 36 HDMI IP核结构框图

  从上面的分析可以知道，IO模拟IP，主要有两部分组成，一是VGA时序产生，另一个是HDMI IP，整个系统结构图如下：

图1 37 基于FPGA的HDMI显示结构图

  核心操作就是产生VGA时序及产生需要显示的视频数据，本次设计共产生几种图像(格子、纯黑、纯白、纯蓝等)，可以通过按键来进行切换显示的模式，用 LED 来指示处于何种模式，方便我们调试时分析与处理问题。

本次设计产生一个720P 的图像，故其像素时钟输入应该为H_Total V_Total FPS=1650 750 60HZ=74.25MHZ。 这一部分程序的编写参考的是 VGA 时序，VGA 的时序是一种 RGB传输时序，其时序图如下图所示：

图1 38 VGA时序

  首先看到有 3 个矩形，第 1 个矩形是 VGA 驱动的最大部分，里面包括所有的信息，在此基础之上有 2 个同步信号，即 HSYNC 和 VSYNC(行同步和场同步)， HSYNC 可以确定一行的开始和结束， VSYNC 可以确定一场的开始和结束，但是同步信号也有时间，因此就引出 Hor Sync 和 Ver Sync(行同步时间和场同步时间)。接下来就是H Back Proch 和 V Back Porch(行消隐和场消隐)，消隐存在主要是为了兼容电子管屏幕设计的。然后是第 2 个矩形，这是 Hor” Active” Video 和 Ver“Active” Video(行视频有效和场视频有效)，在这个区域中是显示视频的地方。最后就是 H Front Porch 和 V Front