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2021考研408计算机组成原理:串行加法器和并行加法器

2020-01-14 20:05

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考研集训营

统考408中的计算机组成原理，在试卷中所占45分。因此，备考2021计算机考研学子们，一定要一丝不苟地认真复习该科目知识。下面，文都考研集训营小编为帮助考生学好计算机组成原理，精心分享“2021考研408计算机组成原理:串行加法器和并行加法器”，供考生参考。

2021考研408计算机组成原理:串行加法器和并行加法器

加法器是由全加器再配以其他必要的逻辑电路组成的，根据组成加法器的全加器个数是单个还是多个，加法器有串行和并行之分。

1.串行加法器

在串行加法器中，只有一个全加器，数据逐位串行送入加法器进行运算。如果操作数长n位，加法就要分n次进行，每次产生--位和，并串行地送回A寄存器。进位触发器用来寄存进位信号，以便参与下一次的运算。

串行加法器具有器件少、成本低的优点，但运算速度太慢，所以除去某些低速的专用运算器外很少采用。

2.并行加法器

并行加法器由多个全加器组成，其位数的多少取决于机器的字长，数据的各位同时运算。并行加法器可同时对数据的各位相加，但存在着一个加法的最长运算时间问题。这是因为虽然操作数的各位是同时提供的，但低位运算所产生的进位会影响高位的运算结果。例如：11…和00…01相加，最低位产生的进位将逐位影响至最高位，因此，并行加法器的最长运算时间主要是由进位信号的传递时间决定的，而每个全加器本身的求和延迟只是次要因素。很明显，提高并行加法器速度的关键是尽量加快进位产生和传递的速度。

3.并行加法器的进位产生和传递

并行加法器中的每一个全加器都有-一个从低位送来的进位输入和一个传送给高位的进位输出。通常将传递进位信号的逻辑线路连接起来构成的进位网络称为进位链。

以上是文都考研集训营给出的“2021考研408计算机组成原理:串行加法器和并行加法器”，希望对2021计算机考研儿们，学好该内容时有所帮助!祝2021考研通过!

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