随着半导体行业不断的发展, SOC芯片处理的功能不断增加,要求SOC芯片具有更为丰富的外设控制接口和通信接口,由于封装、模具、成本等因素限制,芯片只有有限的管脚资源。其中电源和地的管脚占用了相当一部分的引脚资源。如STM32系列芯片[1],采用片内LDO方式会省去部分电源管脚,增加管脚资源。
在电力应用、金融交易等工业控制领域,保证信息安全的加密芯片具有广泛的应用。对于该类芯片,其内核电源必须采用内部供电的方式,避免核心安全加密算法受到针对电源和地的侵入式攻击,对数据安全造成极大威胁[2]。因此必须要采用片上LDO方法给内核供电。
给数字内核供电的片上LDO的负载特征如下:(1)平均功耗和数字电路的工作频率成正比;(2)在时钟翻转沿出现峰值功耗,其他阶段功耗很小,功耗集中在纳秒量级[3-4]。因此片上LDO必须具有响应到纳秒级的负载变化能力,要求其带宽达到上吉赫兹,在功耗、面积的限制下很难实现,必须并联足够的片上滤波电容。在设计流程上,数字代码冻结进行PR后,仿真出数字电路的功耗,之后再确定片上滤波电容的大小,插入滤波电容后再完成后续验证流程。根据以往的设计经验,片上滤波电容往往达到数纳法的级别,占用了芯片10%~20%不等的面积,这样大的面积占比又会改变芯片的布局,使得设计流程再重新进行迭代,严重的会造成数月的延期,对项目的可控造成极大的影响。
本文针对以上问题,提出了一种使用LDO的片上电容的预估方法,在项目的代码前端设计阶段就引入功耗分析和估算方法,提前评估出片上滤波电容大小,将该电容计入芯片布局,避免了上述迭代,减小项目周期。采用本方法成功设计了一款芯片,芯片性能优良。
1 片上LDO和滤波电容的工作原理
图1给出了一个LDO主体电路和一个滤波电容Cdcp,其中Cdcp为片内电容,p2为输出电压,不引出到芯片的IOPAD上,直接给芯片core供电。该LDO的输出电压为:
其中VREF为片上基准电压源。Iload为数字电路的功耗,其典型的波形如图2所示。
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