计算机组成原理第三章3-16,计算机组成原理习题答案3解析

本文提供了计算机组成原理中关于存储器设计的习题解答,涉及不同规格存储芯片组成大型存储器的计算,包括所需芯片数量、地址线选择以及存储器逻辑框图的设计。同时,讨论了不同刷新方式的选择及其时间间隔计算。
摘要由CSDN通过智能技术生成

第3章习题参考答案

第3章习题参考答案

1、设有一个具有20位地址和32位字长的存储器,问 (1) 该存储器能存储多少字节的信息?

(2) 如果存储器由512K×8位SRAM芯片组成,需要多少片? (3) 需要多少位地址作芯片选择? 解:

32?4M字节 (1) 该存储器能存储:220?8220?32220?32?19?8片 (2) 需要

512K?82?8(3) 用512K?8位的芯片构成字长为32位的存储器,则需要每4片为一组进行字

长的位数扩展,然后再由2组进行存储器容量的扩展。所以只需一位最高位地址进行芯片选择。

2、已知某64位机主存采用半导体存储器,其地址码为26位,若使用4M×8位的DRAM芯片组成该机所允许的最大主存空间,并选用内存条结构形式,问; (1) 若每个内存条为16M×64位,共需几个内存条? (2) 每个内存条内共有多少DRAM芯片?

(3) 主存共需多少DRAM芯片? CPU如何选择各内存条? 解:

226?64?4条内存条 (1) 共需

16M?64(2) 每个内存条内共有

16M?64?32个芯片

4M?8226?6464M?64??128个RAM芯片,(3) 主存共需多少 共有4个内存条,故

4M?84M?8CPU选择内存条用最高两位地址A24和A25通过2:4译码器实现;其余的24根

地址线用于内存条内部单元的选择。

3、用16K×8位的DRAM芯片构成64K×32位存储器,要求: (1) 画出该存储器的组成逻辑框图。

(2) 设存储器读/写周期为0.5μS,C

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组成原理课后答案第三章 3. 用16K×8的DRAM芯片组成64K×32存储器,要求: (1) 画出该存储器的组成逻辑框图。 (2) 设存储器读/写周期为0.5μS, CPU在1μS内至少要访一次。试采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少? 解:(1)组成64K×32存储器存储芯片数为       N=(64K/16K)×(32/8)=16(片)      每4片组成16K×32存储区,有A13-A0作为片内地址,用A15 A14经2:4译码器产生片选信号 ,逻辑框图如下所示:  (2)依题意,采用异步刷新方式较合理,可满足CPU在1μS内至少访内存一次的要求。     设16K×8存储芯片的阵列结构为128行×128列,按行刷新,刷新周期T=2ms,则异步     刷新的间隔时间为:                  则两次刷新的最大时间间隔发生的示意图如下    可见,两次刷新的最大时间间隔为tmax      tmax=15.5-0.5=15 (μS)    对全部存储单元刷新一遍所需时间为t R      t R =0.5×128=64  (μS) 6.用32K*8的EPROM芯片组成128K*16的只读存储器,试: (1)数据寄存器多少? (2)地址寄存器多少? (3)共需多少个EPROM芯片? (4)画出此存储器组成框图。 解:(1)系统16数据,所以数据寄存器16 (2)系统地址128K=217,所以地址寄存器17 (1) 共需要8片 (2)组成框图如下 8. 存储器容量为64M,字长64,模块数m = 8,分别用顺序方式和交叉方式进行组织。存储周期T = 100ns,数据总线宽度为64,总线周期τ = 10ns .顺序存储器和交叉存储器的带宽各是多少? 解:信息总量: q = 64 ×8 =512   顺序存储器和交叉存储器读出8个字的时间分别是:    t2 = m T = 8×100ns =8×10 (s)    t1 = T + (m - 1) = 100 + 7×10 = 1.7 ×10 (s)   顺序存储器带宽是:    W2 = q / t2 = 512÷(8×10 )= 64 ×10 (/ S)   交叉存储器带宽是:    W1 = q / t1 = 512÷(1.7 ×10 )= 301 ×10 (/ S) 9. CPU执行一段程序时, cache完成存取的次数为2420次,主存完成存取的次数为80 次,已知cache存储周期为40ns,主存存储周期为240ns,求cache/主存系统的效率和平均访时间。 解:先求命中率h    h=nc/(nc +nm )=2420÷(2420+80)=0.968   则平均访时间为ta    ta=0.968×40+(1-0.968) ×240=46.4(ns)    r =240÷40=6   cache/主存系统的效率为e    e=1/[r+(1-r)×0.968]=86.2% 13、一个组相联cache由64个行组成,每组4行,主存储器包含4k个块,每块128个字。求表示内存地址的格式 64行,4行一组,共64/4=16组;主存储器有4K个块,每块128字,共2的19次方个字,所以需要19个地址,因为块长128,所以低7表示内偏移,因为块编号对16取余是组号,所以用4表示对应组号,地址中的最8无法用cache决定,保留,所以8 4 7 第四章 4.指令格式结构如下所示,试分析指令格式及寻址方式特点。 解:指令格式及寻址方式特点如下:   ① 双字长地址指令;   ② 操作码OP可指定 =64条指令;   ③ RS型指令,两个操作数一个在寄存器中(16个寄存器之一),另一个在存储器中;   ④ 有效地址通过变址求得:E=(变址寄存器)± D,变址寄存器可有16个。
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