完整的连接器设计手册_CPCI高速背板设计与仿真

最新推荐文章于 2023-09-06 15:22:23 发布

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引言

随着高性能计算机的发展，在许多领域对系统的带宽有着越来越高的要求。因此，为了实现高速数据传输，采用新的总线技术已经成为必然的发展趋势。2005年PICMG 提出了CPCI-E 协议，开辟了新型高速总线。CPCI-E 实质上是高速PCI-E 总线基于欧卡规格的实现，在解决高带宽问题的同时，兼具了高可靠性和坚固性，并且支持模块化和热插拔。CPCI-E系统很适合各种需要高性能、高可靠性的领域。

在CPCI-E 系统中往往采用背板实现各功能板的互连，因此背板设计的好坏直接影响系统的适用性、兼容性和可靠性。本文旨在设计一种CPCI-E背板，使其为高速CPCI-E 系统提供丰富的互连接口，并且对传统CPCI 系统具备一定兼容性。然而，高速率传输带来了以前低速率传输中可以忽略的信号完整性问题，例如信号在传输线上的反射、串扰、延迟、衰减，以及电源完整性问题等。这些问题成为影响信号质量，从而影响系统的稳定性和可靠性的因素。

1 背板原理图与布局设计

为了使此背板具备通用性，支持模块化，在设计中参照CPCI-E 协议PICMG EXP． 0 R1． 0。规范中定义了6 类插槽，如表1 所示［1］。

表1 插槽类型

表1 中XJ1 为UPM 电源连接器，可支持热插拔;XP2、XP3 为ADF 连接器，主要用于差分信号传输;XP4 为eHM 连接器，专门为PICMG EXP． 0 R1． 0 而设计; P1、P2、P3、P4、P5 为HM 连接器，广泛为CPCI系统所使用。

1． 1 背板原理图设计
根据协议定义的各类型槽的功能及特性，并综合考虑背板的可应用性，设计背板逻辑图如图1 所示。

图1 CPCI-E 背板原理图

图1 中，Type1 型插槽提供PCI-Ex16 通道，可以用于有高带宽要求的设备卡，如显示卡，此插槽也可以向下兼容PCI-Ex8 /x4 /x2 /x1 的Type1 型/Type2 型设备卡; Type2 型插槽可以支持PCI-Ex4 /x2 /x1 的Type2 型设备卡; 混合型插槽可以插接PCI-Ex1 的Type2 型设备卡， 32 位的CPCI 卡，或者含有eHM 连接器的PXI 卡; 当为混合槽插接PCIE-PCI Bridge 卡时，标准的CPCI 槽将支持传统的CPCI 设备卡。

本背板为了兼容CPCI 型设备卡，在背板中设计有标准CPCI 槽，在系统槽的P4 上定义32 位PCI 总线信号，并与CPCI 槽的P1 互连。同时，混合槽的P1也定义了32 位的PCI 总线信号，与CPCI 槽的P1 互连。总线的布线方式采用从系统槽到混合槽再到CPCI 槽的菊花链式。如果主板对外提供PCI 信号，则CPCI 槽可以支持任何6U 的32 位CPCI 功能卡。此时，混合槽的P1 不能使用，只支持Type2 型设备卡。如果CPCI 槽不使用，混合槽可以支持32 位CPCI功能卡或者含有eHM 连接器的PXI 功能卡。如果主板不对外提供PCI 信号，当系统需要插接CPCI设备卡时，可以在混合槽位上插接PCIE-PCI 的转换卡，为CPCI 槽提供PCI 总线。

为了满足各设备卡的I /O 需求，除混合槽外其他槽位都预留P3、P4、P5 连接器，信号根据具体使用要求定义。

1． 2 背板布局设计
合理的连接器布局可以缩短关键信号的走线距离，从而减少信号完整性问题。本设计中的关键信号为PCI-E 信号，考虑通道数差异，将含PCIEx16 通道PCI-E 信号的Type1 型槽靠近系统槽布置，然后布置含PCIEx4 通道的Type2 型槽和含PCIEx1 通道的混合槽，最后布置CPCI 槽。在背板上设计ATX 电源连接器，以适应需要背板对系统供电的情况。背板的布局如图2 所示。

图2 背板布局图

2 信号完整性分析
在高速背板互连设计中，为了保证高速信号的可靠传输，必须要准确分析并解决信号完整性问题。本设计背板最高设计工作频率为5． 0GHz，主要考虑的信号完整性问题包括反射、串扰、介质损耗［2］。2． 1 反射
在高速的PCB 中导线必须等效为传输线，按照传输线理论，如果源端与负载端阻抗不匹配就会引起反射，负载会将一部分电压反射回源端，反射系数为ρ = ( ZL － Z0

) /( ZL + Z0) 。反射的发生将引起信号波形的过冲、下冲和由此导致的振铃现象。如果反射信号很强，很可能改变逻辑状态，导致接收数据错误。

如果发生在时钟信号上可能引起时钟沿不单调，进而引起误触发。高速差分链路的阻抗不连续主要是因为连接器的插针和过孔的阻抗变化，以及布线的几何形状线变化引起的。

2． 2 串扰

串扰是指信号在线上传播时，因电磁能量通过互容和互感耦合会对相邻的传输线产生的噪声干扰。感性串扰和容性串扰分别引发耦合电流和耦合电压。在高速背板系统中，受布局布线的限制，多路差分信号可能同时长线并行，相邻的传输线就会由于电磁场的作用，一对差分信号对相邻的差分信号产生串扰。

多条传输线同时对一条传输线产生串扰时，串扰会在被攻击的传输线上叠加。

线间耦合强度是影响串扰的关键因素，所以减少信号线与干扰源的耦合强度是减少串扰的有效手段。此外，在高速PCB 中串扰与信号上升时间、反射、信号线与参考面的距离等因素都密切相关。串扰会使被干扰信号产生抖动、失真，严重的串扰会导致误触发和时序延迟。由于布局布线的局限性，串扰在高速PCB 中不可避免。为了系统整体性能的优化，在减少串扰的同时应该全面考虑信号完整性的其他方面。

2． 3 趋肤效应与介质损耗
高速PCB 中，当频率达到Gbps 级时，传输线不仅对信号产生延迟，还会产生趋肤效应和介质损耗。趋肤效应是随着频率的增加，大部分电流将集中于外部导体的现象。由趋肤效应所引起的损耗与频率的平方根成正比，与走线的直径成反比。

图3 50in 带状线损耗曲线

介质损耗是能量在传输线周围介质中的损耗，它随频率线性增加。如图3 所示，是本设计中50in 差分带状线的损耗曲线。从图中可以看出，在较高频率上，介质损耗开始在总损耗中占主导地位。这个频率点由介质的材料特性、线宽和覆铜厚度决定。在5GHz 时的总损耗约为9． 0dB，相比于发送峰压差，接收峰压差降低了64%。如果发送峰压差为800mV，接收峰压差为288mV，高于PICMG EXP． 0 R1． 0 中对背板要求的276mV。根据文献［3］，传输线长度小于20000mil 情况下，一般不需要预加重处理。

3 信号完整性设计
在高速串行传输中，信号完整性问题可能导致波形畸变、眼图闭合，最终在接收端无法正确辨别信号，造成误码，从而严重影响系统性能。因此，针对高速背板互连中的主要信号完整性问题要做针对性的设计，以提高系统的稳定性和可靠性。3． 1 阻抗连续性设计
高速信号完整性的许多问题都是由于阻抗不连续引起的。在本设计中将阻抗突变控制在± 10% 以内，则反射系数约为± 5% 以内。阻抗的连续性设计基于差分信号线的特性阻抗要求。第一代PCI-E 的差分特性阻抗要求为100Ω ± 20%，第二代PCI-E 的差分特性阻抗要求为85Ω ± 20%。为兼容两种要求，将差分特性阻抗设计为92Ω ± 10%。首先控制传输线的特性阻抗，影响因素为: 差分线边沿距离、差分线与参考平面的距离、导线厚度、线宽、绝缘介质的介电常数。绝缘材料选择比较经济的FR4，其介电常数为Er = 4． 5。经过多次计算与调整，参数确定为表2 中所示。其中绝缘材料厚度的选择受到实际加工中FR4 类型的限制。微带线结构如图4 所示，带状线结构如图5 所示。经阻抗计算软件Polar Si8000 计算，如图6 和图7 所示，微带线差分特性阻抗为94． 18Ω，带状线差分特性阻抗为87． 65Ω。

表2 传输线参数

图4 微带线结构图

图5 带状线结构图

图6 微带线阻抗计算

图7 带状线阻抗计算

为满足差分特性阻抗的设计，需要对PCB 板的叠层做相应的设置。因为带状线在抗串扰和电磁辐射上优于微带线，为了增加带状线的布线层，背板采用8 层板设计。叠层设置如图8 所示，选取顶层、第3 层及第6 层为信号层，第2 层为完整地平面。第4、5 层为电源层，分别为5V、3． 3V，采用电源层的原因是这两种电源比较分散。第7 层为12V 与地共用，在分割时保证信号线下为地。底层作为电源铺铜使用。这样，有两层可以用于带状线走线，每个信号层均可以以噪声相对较小的地平面为参考平面。

图8 叠层设置

为保证走线的特性阻抗不发生太大的突变，对布线做如下要求:
( 1) 减少走线弯折，避免线宽突变，为防止特性阻抗突变，信号拐角处设计成135 度折线链接。
( 2) 减少走线层转换，以避免过孔和不同走线层特性阻抗不同引起的阻抗突变。

( 3) 不使用颈状线、T 型线和分支线。

( 4) 采用好的换层方式使过孔分支最短。

连接器作为板间互连的介质对阻抗连续性的影响至关重要。本设计中选用某公司的差分连接器，此连接器是特别为电信应用中数据传输率高达10Gbps的高速差分信号的传输设计的。特别设计的信号及地端子使得布线简单经济。此外，端子装配在牢固的外壳中，提高了抗震强度。连接器还采用了优化的栅格结构，为每对差分信号提供一个单独的参考地，其差分特性阻抗为100Ω，在92Ω ± 10%要求之内。

3． 2 串扰控制设计
通常，为了避免差分走线间发生过多的串扰，主要进行以下几点要求［4］:
( 1) 正确分配信道，使Tx 与Rx 之间用地屏蔽。
( 2) Tx( 发送) 信号与Rx( 接收) 信号不要交错布线( 交错布线: Tx-Rx-Tx 或Rx-Tx-Rx) ，尽可能将Tx信号布在表面层，RX 信号布在内部层。
( 3) 在布线狭窄区域，高速差分对间插入地屏蔽线，或一列地孔。
( 4) 高速差分对间保持足够间距，如5* h、7* h、50mil 等，h 为信号线到参考面的高度。
( 5) 高速差分对与其他高摆幅的控制信号或大电流的焊盘间保持足够的间距，如10* h，h 为信号线到参考面的高度。

图9 系统槽XP2 引线

本设计选用的差分连接器中每排有3 对差分信号，相邻两对差分信号间有地引脚隔离，如图9 所示。由于有3 个走线层，为了减少信号间串扰，相邻的差分信号在不同走线层传输。而且传输线不经过孔，每个差分信号均有唯一参考地平面。第1 层走线与第3 层走线使用同一个地参考平面，为了减小因此带来的相互干扰，走线时相互错开，如图10 所示。

图10 顶层和第3 层走线示意图

3． 3 电源完整性设计
电源完整性直接影响最终PCB 的信号完整性，因此高速系统的电源完整性设计是保持高速电子线路信号完整性的关键。本设计中，在高速CPCI-E 背板中含有ATX 电源插槽，电源模块可以通过背板为整个系统供电，所以在背板上采取一些减少电源噪声的措施是保证系统正常稳定工作的必要手段。

评价电源完整性的指标主要是电源层与地层之间的频域阻抗。在工作频率范围内，小的频域阻抗可以使由瞬态电流产生的压降不至于引起信号误码。影响电源层间频域阻抗的主要因素有叠层设置和去耦电容。一般情况下，叠层设置优先保证信号的特性阻抗连续，所以在叠层设置确定的情况下要通过放置去耦电容以减小电源层间阻抗。去耦电容的作用范围和自谐振频率有关，自谐振频率越高作用范围越小。受作用范围限制，去耦电容应靠近去耦目标放置［5］。

本背板的电源完整性设计中，选择纹波系数为Ripple =5%，最大瞬态电流为IMAX =1A。对于3． 3V 电源，其目标阻抗经公式ZT = ( UDD × Ripple) /ΔI 计算为
165mOhm。为合理选择电容并合理放置，本设计利用Cadence PI 对平面对的频域阻抗进行仿真分析。经软件计算及调整选择的容值和对应数量如表3 所示。

表3 选用电容种类及数量