下降沿触发的jk触发器(带异步复位和置位功能)_3位同步二进制加法计数器加法减法的实现...

本文介绍了3位同步二进制加法计数器的设计,该计数器由3个JK触发器和一个与门组成,采用同步方式在时钟脉冲下降沿触发,实现加法计数。同时,文章讨论了如何通过改变连接方式将其转化为减法计数器,展示了同步计数器速度快的特点。
摘要由CSDN通过智能技术生成

同歩二进制加法计数器

3位同步二进制加法计数器如图所示。

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3位同步二进制加法计数器

该计数器是一个3位同步二进制加法计数器,它由3个JK触发器和一个与门组成。与 异步计数器不同的是,它将计数脉冲同时送到每个触发器的CP端,计数脉冲到来时,各个触发器同时工作,这种形式的计数器成为同步计数器。

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数字计数器

计数器的工作过程分为两步。

第一步:计数器复位清零。

在工作前应先对计数器进行复位清零。在复位控制端送一个负脉冲到各触发器Rd端, 触发器状态都变为“0",即Q2Q1Q0=000 。

第二步:计数器开始计数。

当第1个时钟脉冲的下降沿到来时,3个触发器同时工作。在时钟脉冲下降沿到来时, 触发器F。的J=K=1 (J、K悬空为“1”),触发器F0状态翻转,由“0”变为“1”;在时钟脉冲下降沿到来时,触发器F1的J=K=Q0&

设计一个异步置位(AS)和复位(AR)功能的上升沿触发JK触发器,首先我们需要明确它的基本组成部分: 1. **J** 和 **K** 输入:这两个输入允许我们控制触发器的状态,J(Set)用于设置新状态,K(Reset)用于清除当前状态。 2. **Clock**:作为触发器的同步信号,只有在时钟脉冲的上升沿到来时,触发器才会响应输入。 3. **AS**(Asynchronous Set):一个单独的异步置位输入,可以在任何时候改变触发器的状态,不需要等待时钟边沿。 4. **AR**(Asynchronous Reset):同样,异步复位输入,用于立即清除触发器的状态,不受时钟控制。 下面是VHDL的一个简单实现示例: ```vhdl library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity JK_Trigger_with_ASR is Port ( J : in STD_LOGIC; K : in STD_LOGIC; Clock : in STD_LOGIC; AS : in STD_LOGIC; -- 异步置位 AR : in STD_LOGIC; -- 异步复位 Q : out STD_LOGIC; -- 输出状态 Q_n : out STD_LOGIC); -- 上一状态 end JK_Trigger_with_ASR; architecture Behavioral of JK_Trigger_with_ASR is begin process(Clock) variable new_state : STD_LOGIC := '0'; -- 新状态变量 begin if rising_edge(Clock) then if AS = '1' then new_state <= '1'; elsif AR = '1' then new_state <= '0'; else new_state <= Q; -- 根据JK组合 end if; Q <= new_state; Q_n <= not Q; -- 上一状态等于Q的非 end if; end process; end Behavioral; ``` 在这个设计中,当时钟上升沿到来时,如果AS有效,则置位触发器;如果AR有效,则复位触发器;否则,触发器的新状态取决于JK输入的逻辑组合。同时,Q表示当前状态,Q_n表示上一状态。
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