verilog异步复位jk触发器_Verilog（Sequential logic）

概念(sequential logic)

时序逻辑：任意时刻输出不仅与当前时刻的输入，而且还取决于电路原来的状态。

与组合逻辑不同，时序逻辑有时钟信号，复位信号

类型

①触发器

always @(posedge clk) begin  // 通过时钟的上升沿进行赋值
	q<=d;
end   

在 t0 时刻时，d 的值为 0，则 q 的值也为 0；在 t1 时刻 d 发生了变化，值为 1，那么 q 相应也发生了变化，值变为 1。可以看到在 t0-t1 之间的一个时钟周期内，无论输入信号 d 的值如何变化，q 的值是保持不变的，发生了数据存储功能，保存的值为在时钟的跳变沿时 d 的值

②两级触发器

always @(posedge clk) begin 
	q<=d;
end
always @(posedge clk)begin 
	q1<=q;
end

t0 时刻，d 为 0，q 输出为 0，t1 时刻，q 随着 d 的数据变化而变化，而此时钟跳变之前 q 的值仍为 0，那么 q1 的值仍为 0，t2 时刻，时钟跳变前 q 的值为1，则 q1 的值相应为 1，q1 相对于 q 落后一个周期

③带异步复位的D触发器 独立于时钟，异步复位信号有效，就会触发复位操作。 用于给信号复位，初始化

module test(d,q,clk,rst);
	input d;
	input clk;
	input rst;
	output reg q;
//时钟上升沿，复位下降沿为敏感列表，low active reset
always@(posedge clk or negedge rst)begin
	if(rst==0)
		q<=0;
	else
		q<=d;
end
endmodule
仿真代码
module vtf_test_tb();
	reg d;
	reg clk;
	reg rst;
	wire q;

initial begin
	d=0;
	clk=0;
	forever begin
		#({$random}%100)  d=~d;
	end
end 
initial begin
	rst=0;
	#150 
	rst=1;
end 
always #10 clk=~clk;
test t0(
	.d(d),
	.clk(clk),
	.rst(rst),
	.q(q)
	);
endmodule