jflash烧录教程_Jflash烧录（windows）原理分析

在分析test_port()之前，我们首先对并口编程先进行一些介绍，我们的PC机一般有三个并口，他们的IO地址范围通常是：

0x3bc-0x3be

0x378-0x37a

0x278-0x27a

在很多电脑里面，通常连接Jtag的并口是以0x378为基地址的并口。

可以看到一个并口有三个IO地址，第一个是数据寄存器地址，第二个是控制寄存器地址，第三个是状态寄存器地址。

JTAG原理

上篇文章刚刚提到 test_logic_reset函数，这个函数是用来reset

Jtag链的，继续分析之前，还是先让我们来了解JTAG的工作状况。为了测试我们的PCB板的方便，JTAG这个东西被搞了出来。如果想更多的了解

JTAG，大家可以去看看IEEE 1149.1的标准，如果只是和我一样，想了解一下的话，大家可以看看Mark

Zwolinski著《VHDL数字系统设计》,电子工业出版社出版了他的中文版。

每一个JTAG兼容的元件都有一个共用的测试结构，这种结构基本单元如下：

1、测试存取端口

测试存取端口包括4个或5个为测试增加的引脚。这些引脚是：

TDI和TDO(测试数据输入和输出)。数据和指令通过扫描路径送至IC。没有办法从指令中区分数据，或者判断一系列位的目标是到达哪个特定的IC。因此，下面的引脚用来控制数据流向。

TMS(测试模式选择)。与TCK引脚一起，TMS引脚用来控制一个状态机以决定每位通过TDI到达目的地。

TCK(测试时钟)

TRST(测试复位)，这是可选的异步复位信号，很多的JTAG电路中没有这个信号。

2、TAP控制器

TAP控制器是一个具有16个状态的状态机，它用来控制测试。状态机的输入是TCK和TMS，输出是其它寄存器的控制信号。下面链接是我在一个网站上找到的他的状态图，大家也可以在google的图片里面搜索tap

controller，就可以搜索到这个状态图。

 通过这个图可以看出，TMS脚上保持5个时钟周期的高电平，会使得状态机从任何状态进入Test-Logic-Reset。TAP控制器发出的控制信号用来启动器件中的其它寄存器。这样，如果到达TDI的位序列合适，就将被送到指令寄存器或者特别的数据寄存器。

3、测试数据寄存器(Test Data

Registers) 一个与边界扫描兼容的元件必须将其所有的输入和输出连接至扫描路径。一下描述的特殊单元用来实现扫描寄存器。