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RSS订阅原创 如何解决notepad同步编辑verilog文件注释乱码问题
notepad同步编辑verilog文件注释乱码问题在使用notepad编辑我们的Quartus13.0（quartus保持打开文件状态）的.v文件时，当改动或者增加文件中的注释汉字部分，保存关闭后；再点击Quartus中的对应.v文件，重新加载就会出现乱码问题。解决：按网上的方案，用记事本打开把编码方式换成UTF-8保存，后面还是会偶尔反反复复出现乱码问题；可行方案：用notepad打开.v文件后，在菜单栏的编码下拉选项中勾选UTF-8-BOM，然后就可以随意编辑了，中文注释也可以改动，quartu
2020-08-06 10:03:53
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原创 关于signaltap中抓取信号时点暂停后波形消失的问题
当signaltap中的触发条件只触发一次抓取时，点击Stop Analysis后抓取的波形就会消失；当我们改变条件触发是连续触发，信号被连续抓取时，Stop后抓取的信号就会依然存在！...
2019-09-28 09:10:59
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原创 Quartus_modelsim中如何保存仿真结果及相关波形设置
节选自(https://blog.csdn.net/wordwarwordwar/article/details/55254441)modelsim保存仿真结果，以及打开保存的仿真结果的波形wlf文件（经过实验，真实可用）1、在wave界面，将仿真波形保存为 .do文件（信号列表文件）。2、切换左边任务栏至“sim”,，点击保存，给将要保存的 .wlf文件（波形文件）命名为自己想要的名字，...
2019-09-19 17:17:57
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原创 关于quartus中signaltap抓取不到AD输入信号的问题
在两块FPGA构成的PPM调制解调传输系统中，一般PC端我们的串口助手发送超时周期为1000ms，即1s,1Hz,频率已经很低了，它表示一秒才发送一帧数据；所以它经过第一块FPGA的调制，虽然是以100K的速率发送出去，但是它的真实速率还是1HZ的。那我们在第二块板以5倍速率500K的AD采样时，在signaltap中如果不加任何触发条件地直接对AD输出采样值进行信号的抓取，那么是很难抓到采样...
2019-09-13 22:10:48
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原创 自制PCB双面板绝佳方法
手工自制PCB双面板首先，大家可以按照下面这个链接的具体操作进行，讲得非常详细易懂。自制双面板其中，其中需要注意的是：1、复制粘贴时，要先点住鼠标左键不要松，按英文下的L键镜像。2、如果敷铜层（接地）是在底层，就在底层操作，打印时不要选镜像；如果敷铜层（接地）在顶层，就在顶层进行复制粘贴操作，这样打印出接底层，相应的最后在打印时就要选上mirror选项了。！！！最后在打印预览时一定要...
2019-09-03 14:41:31
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原创 不同周期m序列（伪随机序列）的matlab详细生成方法
不同周期m序列的matlab详细生成方法m序列是由线性反馈移存器产生的伪随机序列，而线性反馈移存器产生m序列的充要条件为：其特征多项式为本原多项式。只要找到本原多项式，就能由它构成m序列。但本原多项式的寻找并不简单，这里给出了经过前人大量计算整理得出的本原多项式表；通过给定的本原多项式，再调用后面的m_sequence函数，即可生成对应周期的m序列。调用clear;clc;fbconn...
2019-08-19 11:35:37
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原创 FPGA串口通信（收发一体）
FPGA与PC实现串口数据的收发程序说明：可以将下面两段程序写在一个主模块下面，另外写一个主模块对这两个子模块调用，可实现FPGA与电脑的串口通信回环模式，即：FPGA从PC端接收数据，然后回传给电脑，并且可以通过串口助手进行数据的验证。串口接收 module uart_rx( input sclk , input s_rst_n , input rs232_rx , o...
2019-08-15 21:16:29
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空空如也
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