摘 要：由于ＣＰＣＩ总线的高速数据传输，基于ＣＰＣＩ总线控制卡的设计必须考虑信号完整性问题。从ＰＣＢ走线、电源和时钟电路３方面进行了信号完整性设计，提出了总线接口芯片９０５４的ＰＣＢ走线长度，并给出时钟电源的滤波电路以及电源滤波电容的配置方法。实验结果表明：经过完整性设计的控制卡时钟电路，信号质量明显改善；控制卡电源电压波动小于５％，主机与控制卡通讯速率达到１１７．９７ＭＢｙｔｅ／ｓ，接近理论极限值。验证了基于ＣＰＣＩ总线控制卡信号完整性设计的正确性。
１ 引 言当今电子设备运行速度越来越快，系统设计的复杂性和集成度也大规模提高，高速电路产生的传输线效应和信号完整性问题经常会使基于传统方法设计的数字电路无法工作。在过去的低速时代，电平跳变时信号上升时间较长，器件间的互连线不至于影响电路的功能；但在今天的高速时代，随着ＩＣ输出开关速度的提高，几乎所有设计都遇到了信号完整性问题。所谓信号完整性就是系统中信号的质量，即在要求的时间内，信号能不失真地从源端传送到接收端。
信号完整性问题分为４类：
１)单一网络的信号完整性；
２)２个或多个网络间的串扰；
３)电源和地分配中的轨道塌陷；
４)来自整个系统的电磁干扰和辐射。
信号完整性问题的表现形式有振铃、反射、近端串扰、开关噪声、非单调性、地弹、电源反弹、衰减、容性负载等。涉及的知识较多，是一个跨学科的知识体系。信号完整性技术主要应用于计算机应用、通信设备、数字高清视频、高速集成电路设计等一切与高速信号传输有关的领域［１－４］。
ＣＰＣＩ总线是能够满足高速数据传输要求的一种局部总线协议。它以最高３３ＭＨｚ的时钟频率操作，在３２位数据总线下，以峰值传输速率１３２ ＭＢ／ｓ进行工作。由于ＣＰＣＩ总线高速的数据传输速率，其总线接口芯片ＰＣＩ９０５４的开关速度很高，所以基于ＣＰＣＩ总线控制卡的ＰＣＢ板设计必须考虑信号完整性问题。由于高速ＰＣＢ设计涉及的信号完整性问题很多，所以本文只选了ＰＣＢ走线、电源和时钟电路设计３方面阐述信号的完整性问题，并结合控制卡给出应用实例。最后对时钟信号、电源信号及主机与控制卡通信速率进行了测试，验证了基于ＣＰＣＩ总线控制卡信号完整性设计的正确性。
２ 控制卡结构基于ＣＰＣＩ总线控制卡的结构如图１所示。控制卡采用ＤＳＰ２８１２做处理器，采用ＰＣＩ９０５４作为ＣＰＣＩ总线接口芯片，ＰＣＩ９０５４与ＤＳＰ的接口电路在ＦＰＧＡ内实现，采用ＡＤ７８６４作为Ａ／Ｄ采集芯片，采用１６Ｃ７５４作为串行通信接口芯片。具有ＣＰＣＩ总线接口、ＲＳ４２２接口、Ａ／Ｄ采集接口、Ｉ／Ｏ接口和调宽波输出接口。
图１ 基于ＣＰＣＩ总线控制卡的结构
３ ＰＣＢ走线设计
传导系统对于输入信号的响应，在很大程度上取决于系统的尺寸是否小于信号中最快的电气特性的有效长度。信号在导线中传输，如果存在阻抗突变就会发生信号反射。如果走线很短，在源端信号还没上升到高电平时，反射信号就已经回到源端，那么发射信号就被淹没在上升沿中，信号波形没有太大的改变；如果走线很长，发射端信号已经到达高电平，反射信号才到达源端，那么反射信号就会叠加在高电平位置，从而造成干扰。走线长度有一个临界值，大于这个值，返回信号叠加在高电平处，小于这个值反射信号被上升沿淹没。这个临界值就是临界长度，也就是能把反射信号的干扰控制在可容忍的范围内的走线长度。如果连线长度小于临界长度，则电路主要表现为一个集总系统的特性；反之则为分布电路，分布电路连接线要求加端接电阻［５］。
试验中发现的经验数据为：当信号在ＰＣＢ走线上的时延高于信号上升沿的２０％时，信号会产生明显的振铃。信号在ＰＣＢ走线上传输需要一定的时间，在普通ＦＲ４板材上传输速率约６ｉｎｃｈ／ｎｓ。查ＣＰＣＩ总线接口芯片９０５４数据手册，信号上升时间不小于１ｎｓ。对于上升时间为１ｎｓ的方波信号来说，ＰＣＢ走线长度大于１．２ｉｎｃｈ时，信号就会有严重的振铃。所以临界长度就是１．２ｉｎｃｈ，即所有与芯片９０５４的连线应小于１．２ｉｎｃｈ。
４ 时钟电路设计在数字系统中，时钟信号的翻转比其他任何信号都快，而且负载也最重。电源噪声是引起时钟抖动的最大原因之一，因此要对时钟电源加滤波电路。加电源滤波的时钟电路如图２所示。
图２ 时钟电路
对于任何ＬＣ电路的组合，２０ｄＢ的衰减频率为：
因此可计算出该电路在１４ＭＨｚ以上的频带，可以使电源噪声减少２０ｄＢ。电路中，电阻Ｒ 的作用是防止滤波器谐振，并且Ｒ 与Ｃ、Ｌ 的关系为：
时钟信号也是最容易产生反射的信号，反射回来的信号会在源端和终端之间形成多次反射，加上传输线效应引起的过大的电感和电容，会导致信号振荡，即在一个逻辑电平附近上下振荡，导致系统失败。由于走线长度大于临界长度，需要在尽量靠近驱动端的位置串联１个１０～７５Ω的电阻，作为源端端接器，解决信号反射问［６］。总线接口芯片９０５４与ＦＰＧＡ通过高速时钟分配器共用一个３０ＭＨｚ时钟振荡器，走线长度大于临界长度１．２ｉｎｃｈ，根据经验设计中采用２２Ω端接电阻。
５ 电源完整性设计
５．１ 电源完整性设计原理
在数字设备中，电源系统应该达到２个基本目的：为数字信号转换提供稳定的电压参考和为所有的逻辑器件分配电源。电源系统设计有３条准则：
１)在门电路之间采用低阻抗的地连接；
２)任何２个门电路电源引脚之间的阻抗应该与地引脚之间的阻抗一样低；
３)在电源和地之间必须有一条低阻抗路径。
连接电源和电路之间的走线称作电源分配线。两条平行电源分配线间的电感为：
式中：Ｘ为线长，Ｈ 为两线的平均间距，Ｄ为线直径，Ｌ为电感。
电源分配线对于低频信号阻抗非常小，满足电源和地的低阻抗连接；随着工作频率的上升，电源分配线的电感开始带来麻烦，这时需要在线路板上布放一个大的旁路电容，这个电容与电源并联，提供了电源和地之间的低阻抗连接；在一些更高频率下，旁路电容由于其安装引脚电感的影响失去了效果。为了弥补大旁路电容的缺陷，可以在电路板上安装比较小的旁路电容阵列。其总容量小于大的旁路电容。这样电源分配线、大旁路电容、小旁路电容阵列组成的多级电源分配系统，在整个工作频率范围内，为每个逻辑器件提供了一个低的电源源端阻抗。
５．２ 控制卡电源完整性设计遵循以上原则，ＰＣＢ设计采用４层板结构。中间２层为电源层和地层，外边２层为信号层，这样就满足了电源低阻抗连接和地低阻抗连接的２条准则。设计中采用了目标特性阻抗的方法确定退耦电容。目标特性阻抗是电源系统的瞬态阻抗，是对快速变化的电流表现出来的一种阻抗特性；也就是能满足负载最大瞬态电流供应，且电压变化不超过最大容许波动范围的情况下，电源系统自身阻抗的最大值［９］。信号完整性的几乎所有公式都是建立在近似基础上的，可以把控制卡看作一个有４５０个逻辑门的ＣＭＯＳ电路。已知每个ＣＭＯＳ门电路的负载是１０ｐＦ，平均转换时间是５ｎｓ，器件允许电压波动为５％，电源的供电电感是２０ｎＨ。电源完整性设计主要由５部分组成：目标阻抗计算、电源线频率范围确定、大旁路电容计算、大旁路电容最高有效频率计算和工作频率高于最高有效频率时所需电容值计算。
５．２．１ 目标阻抗计算
电路板上预期的供电电流的最大阶越变化：
电路能容忍的电源供电噪声的最大值：
由式(４)、(５)２式得出，最大共路阻抗：
５．２．２ 电源线频率范围确定由已知电源供电电感等于２０ｎＨ，得出电源线适合的频率：
５．２．３ 大旁路电容值计算旁路电容计算公式如下：
实际应用中取标准值１０μＦ。
５．２．４ 大旁路电容最高有效频率计算假设电容有一个５ｎＨ 的串联电感，则旁路电容的最高有效频率为：
５．２．５ 工作频率高于最高有效频率时所需电容值计算１)电路在转折频率下的电感
２)表面安装电容的典型串联电感是１ｎＨ ，达到总电感所需旁路电容数目：
３)电容阵列总的阻抗必须小于Ｘｍａｘ，则最小总阵列电容：
４)阵列中每个元件的电容
通过以上计算得出，要实现电路的电源完整性设计，需要在电源和地之间布置一个１０μＦ的电容和１１个０．１５μＦ的电容。
５．３ 电源完整性设计总结
一些器件手册上要求对每个电源引脚加去耦电容或者在芯片周围放置一定数量的电容。２种方法都是正确的，只不过处理问题的角度不同。很多芯片制造商在参考设计中给出的都是局部去耦方式。芯片商关心的是如何提高他所提供的特定器件的性能；也就是说，关注点在器件本身，并没有从整个电路系统的角度来处理电源去耦问题。在实践中会发现，如果对每一个电源引脚都单独去耦是不现实的，空间根本就不够。设计中的方法是从整个电源分配系统的角度进行电源去耦设计。原则是在感兴趣的频率范围内，使整个电源分配系统阻抗最低；最终目标是用最少的电容达到目标阻抗要求，减轻安装和布线的压力。
６ 实 验６．１ 时钟信号测试用示波器观测控制卡上９０５４的时钟信号，加端接器后的时钟信号如图３所示，将２２Ω电阻短接后的时钟信号如图４所示。
图３ 有端接电阻的时钟信号
图４ 没有端接电阻的时钟信号
由图４可以发现，由于反射的原因使得信号的波形非常不理想，存在严重的过冲、下冲和因此而形成的振铃效应，电平信号的判断很容易出现错误，这样的设计会导致整个系统设计的失败［１０］。再看加端接器后的时钟信号波形图３，可以发现信号的质量得到明显改善，整个链路的信号完整性得到了保证。
６．２ 电源信号测试用示波器观测控制卡电源信号，得到３．３Ｖ电源波形如图５所示，１．８Ｖ电源波形如图６所示。
图５ ３．３Ｖ电源波形
图６ １．８Ｖ电源波形
由图５、６可见：３．３Ｖ电源波动小于０．１Ｖ，１．８Ｖ电源波动小于０．１Ｖ，均满足器件允许电压波动小于５％的指标。
６．３ 控制卡通信速率测试在主机应用程序与控制卡通信期间，利用逻辑分析仪观测ＰＣＩ９０５４本地端的ＡＤＳ＃和ＢＬＡＳＴ＃引脚，获得数据传输时间，就可计算出主机和控制卡之间的数据传输速率。ＰＣＩ９０５４工作于Ｃ模式，主机采用无限突发的方式读取２５６个字节数据，信号波形如图７所示。
图７ ＤＭＡ无限突发读
由图７可见，主机利用无限突发ＤＭＡ方式读取数据，在数据传输过程中总线一直被占用。由数据传输周期２．１７μｓ，计算出无限突发数据传输速率１１７．９７ＭＢｙｔｅ／ｓ；由于设计中ＰＣＩ９０５４采用３０ＭＨｚ时钟晶振，其最大通讯速率为１２０ＭＢｙｔｅ／ｓ。实验测得数据传输速率接近理论极限值，所以基于ＣＰＣＩ总线控制卡的性能达到预期目的。
７ 结 论信号完整性问题是硬件设计中的核心问题。在理论基础上，建立简化的数学、物理模型是解决问题的关键。总结的高速ＰＣＢ设计规则经实践验证能够满足信号完整性要求。因此只要在设计之初对所有影响信号质量的因素通过一定的设计技术来控制，就可以减小信号畸变，实现信号完整性设计。(参考文献略)
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