用vhdl实现4位加减法计数器_多模分频器——递减计数器之同步/异步分析对比

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导师的项目是低功耗，尽量减少功耗。看到GPS_-TSMC28N_PLL_DIV用的是异步计数器。产生疑问，为什么用异步计数器而不用同步计数器。 利用相同的D触发器，分别设计同步计数器和异步计数器，在Cadence平台仿真验证。 下面分别设计3位的递减计数器，带置数端和置数使能

1.异步递减计数器

1.1异步计数器原理图

异步递减计数器，用带置数功能的D触发器实现，每一个D触发器的Q-和D连接，构成二分频器。PI是置数端，LD是置数使能（高点平有效）。开始从S3 S2 S1开始递减计数，当Q3 Q2 Q1=000时，经过或非门输出高电平，使能置数，使的Q3 Q2 Q1= S3 S2 S1。

注意：此处的置数端为异步置数，当LD=1时，立即置数，图中化成了与非门，应为或非门，置数高电平有效

cadence仿真电路如图所示