vhdl程序流程图的画法_第三章-EDA设计流程与开发工具.ppt

第三章-EDA设计流程与开发工具.ppt

可编程逻辑控制器 第 3 章 EDA设计流程及其工具 本节课关注的焦点内容： 1、基于EDA软件的FPGA/CPLD开发流程。 2、ASIC及其设计流程。 3、常用EDA工具/QuartusII介绍 4、简单介绍IP核 回想VHDL综合流程？ 3.1 基于EDA软件的FPGA/CPLD设计流程 3.2 ASIC及其设计流程 3.2 ASIC及其设计流程 3.3 常用EDA工具 3.4 QuartusII 简介 3.5 IP核简介 习 题 * * 青岛理工大学琴岛学院机电系 badijk2002@163.com 2010-2011第二学期 2011-01 3 EDA设计流程及其工具 课堂内容 自然语言 VHDL语言描述 寄存器传输级表示 逻辑门级表示 图：版图表示 表：FPGA的配置网表文件 1.自然语言综合 2.行为综合 3.逻辑综合 4.版图综合或结构综合 版图信息->就可以芯片生产出来 FPGA配置文件->可以使相应的FPGA变成具有专门功能的器件 图3-1 应用于FPGA/CPLD的EDA开发流程 3 EDA设计流程及其工具 3.1基于EDA软件的FPGA/CPLD开发流程 3.1.1 设计输入(原理图／HDL文本编辑) 1. 图形输入 状态图输入 波形图输入 原理图输入 在EDA软件的图形编辑界面上绘制能完成特定功能的电路原理图 2. HDL文本输入 将使用了某种硬件描述语言(HDL)的电路设计文本， 如VHDL或Verilog的源程序，进行编辑输入。 2 EDA设计流程及其工具 2.1基于EDA软件的FPGA/CPLD开发流程 2.1.1设计输入 3.1.2 综合 整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。 3.1.3 适配 将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、