FPGA开发
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FPGA开发设计
weixin_39911617
这个作者很懒,什么都没留下…
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FPGA的前世今生
FPGA 是一种以数字电路为主的集成芯片,于 1985 年由 Xilinx 创始人之一 Ross Freeman 发明,属于可编程逻辑器件(Programmable Logic Device,PLD)的一种。这个时间比著名的摩尔定律出现的时间晚 20 年左右,但是 FPGA 一经发明,后续的发展速度之快,超出大多数人的想象。FPGA 发展历程在 PLD 未发明之前,工程师使用包含若干个逻辑门的离散逻辑芯片进行电路系统的搭建,复杂的逻辑功能实现起来较为困难。转载 2023-06-25 22:21:25 · 1135 阅读 · 0 评论 -
【Verilog我思我用】-generate
这篇文章是在阅读《XAPP585》代码时候看着generate语法极其方便,所以引出了该篇文章,下面说下generate...for和for的区别:首先第二个代码时错误的!只有当 for 循环在 generate 中时,才能将 always 放在 for 循环中!generate for 循环和常规 for 循环之间的主要区别在于generate for 循环是为每次迭代生成一个实例。这意味着在示例中将有 3 个 always 块(与常规循环情况下的 1 个块相反)。module A();..转载 2022-09-28 10:40:24 · 407 阅读 · 0 评论 -
fpga复位的几种方法及程序实现
1、FPGA的复位方法几种方法在 FPGA 设计中,复位起到的是同步信号的作用,能够将所有的存储元件设置成已知状态。在数字电路设计中,设计人员一般把全局复位作为一个外部引脚来实现,在加电的时候初始化设计。全局复位引脚与任何其它输入引脚类似,对 FPGA 来说往往是异步的。设计人员可以使用这个信号在 FPGA 内部对自己的设计进行异步或者同步复位。不过在一些提示和技巧的帮助下,设计人员可以找到更加合适的复位结构。理想的复位结构可以改善 FPGA 中器件的利用率、时序和功耗水平。了解触发器复位行为在深入探讨复转载 2022-06-30 19:31:31 · 4220 阅读 · 0 评论 -
FPGA开发流程
概述编译器的主要工作就是将HDL代码和约束文件转换为FPGA芯片上的实际数字电路。主要分为五大方面:综合、翻译融合、映射、布局布线和配置文件生成。1.综合①综合的输入包括:HDL代码、综合设置、器件型号②综合的输出:RTL门级网表和综合报告③综合的工具2.翻译融合翻译融合是编译流程的第二个环节,编译器在这一环节将输入的门级网表和约束信息转换为后续作业工具所能识别的逻辑连接。位置约束、时序约束和用户约束在翻译融合环节之后进行设置。①翻译融合的输入包括:RTL门级网表、翻译融合设置和器件型号等转载 2022-06-29 14:15:33 · 247 阅读 · 0 评论 -
FPGA与CPLD之区别
CPLD和FPGA都是我们经常会用到的器件。有的说有配置芯片的是FPGA,没有的是CPLD;有的说逻辑资源多的是FPGA,少的是CPLD;有的直接就不做区分,把他们都叫做FPGA。那么两者到底有什么区别呢?下面我们就以Altera公司的CPLD和FPGA为例来说说两者的区别。首先我们看一下CPLD的芯片结构,搞清楚CPLD是由哪几部分组成的。下图是MAX系列CPLD的芯片结构图:从图中可以清楚的看出来CPLD主要由三部分组成:Macro cell(宏单元),PIA(可编程连线),和IO Control Bl转载 2022-06-29 12:02:02 · 2249 阅读 · 0 评论 -
Aurora8B10B IP使用
Aurora 8B/10B 内核支持 AMBA协议、AXI4-Stream 用户接口。 该内核使用 Zynq、Artix-7、Kintex-7 和 Virtex-7 系列、UltraScale和 UltraScale+系列上的高速串行收发器实现 Aurora 8B/10B 协议。吞吐量范围为 480 Mb/s 至 84.48 Gb/s 的通用数据通道。支持多达 16 个连续键合的 7 系列 GTX/GTH、UltraScale GTH 或 UltraScale+ GTH 收发器和多达四个键合 GTP 收发器转载 2022-06-28 18:27:51 · 1134 阅读 · 0 评论 -
Verilog程序实现CAN协议控制器
CAN 协议具有一下特点:1) 多主控制。在总线空闲时,所有单元都可以发送消息(多主控制),而两个以上的单元同时开始发送消息时,根据标识符(Identifier 以下称为 ID)决定优先级。ID 并不是表示发送的目的地址,而是表示访问总线的消息的优先级。两个以上的单元同时开始发送消息时,对各消息 ID 的每个位进行逐个仲裁比较。仲裁获胜(被判定为优先级最高)的单元可继续发送消息,仲裁失利的单元则立刻停止发送而进行接收工作。2) 系统的柔软性。与总线相连的单元没有类似于“地址”的信息。因此在总线上增加转载 2022-06-26 19:23:04 · 3037 阅读 · 1 评论