verilog always语法_初学verilog纪要

什么是Verilog HDL

        Verilog HDL (Hardware Description Language) 是一种硬件描述语言，可以在算法级、门级到开关级的多种抽象设计层次上对数字系统建模。它可以描述设计的行为特性、数据流特性、结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。此外，verilog提供了编程语言接口，通过该接口用户可以在模拟、验证期间从外部访问设计，包括模拟的具体控制和运行。

        Verilog 不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用 Verilog 仿真器进行验证。Verilog 从C语言中继承了多种操作符和结构，所以从结构上看两者有很多相似之处。

        Verilog HDL是你在开发 FPGA 、ASIC 时使用的语言，跟开发软件使用 C语言一个道理。

Verilog是一种思维方式

        先来谈一下怎样才能学好Verilog这个问题。有人说学Verilog很难，好像比C语言还要难学。有一定难度是真的，但并没有比别的语言更难学。我们刚开始学C语言的时候也觉得C语言很难，直到我们把思维方式转变过来了，把微机原理学好了，能模拟CPU的运行方式来思考问题了，就会发现C语言也没那么难了。所以这里面存在一个思维方式的转换的过程。这对于学Verilog来说也是一样的，只不过Verilog比C语言还要更加底层，我们只掌握了CPU的思维模式还不行，还需要再往下学一层“硬件电路的思维模式”，才能更好的掌握硬件编程语言。

Verilog设计谨记

        在学习Verilog过程中，总结了一些经验，为了保证Verilog HDL赋值语句的可综合性，在建模时应注意以下要点：

• 不使用初始化语句； 

• 不使用延时语句；

• 不使用initial。

• 不使用#10

• 不使用循环次数不确定的语句，如：forever，while等；

• 强烈建议同步方式设计电路； 

• 尽量采用行为语句完成设计； 

• always过程块描述组合逻辑，应在敏感信号表中列出所有的输入信号； 

• 不能在一个以上的always过程块中对同一个变量赋值。而对同一个赋值对象不能既使用阻塞式赋值，又使用非阻塞式赋值；

• 除非是关键路径的设计，一般不采用调用门级元件来描述设计的方法，建议采用行为语句来完成设计；

• 所有的内部寄存器都应该可以被复位； 

• 用户自定义原件(UDP元件)是不能被综合的；

• 在设计时总是记住时序问题 ；

• 在一个设计开始就要考虑到地电平或高电平复位、同步或异步复位、上升沿或下降沿触发等问题，在所有模块中都要遵守它 ；

• 在不同的情况下用if和case，最好少用if的多层嵌套(1层或2层比较合适，当在3层以上时，最好修改写法，因为这样不仅可以reduce area，而且可以获得好的timing)；

• 同一个变量的赋值不能受多个时钟控制，也不能受两种不同的时钟条件(或者不同的时钟沿)控制。

• 所有的内部寄存器都应该能够被复位，在使用FPGA实现设计时，应尽量使用器件的全局复位端作为系统总的复位；

• 在锁存一个信号或总线时要小心，对于整个design，尽量避免使用latch，因为在DFT时很难test；

• 确信所有的信号被复位，在DFT时，所有的FlipFlop都是controllable；

• 永远不要再写入之前读取任何内部存储器(如SRAM)；

• 从一个时钟到另一个不同的时钟传输数据时用数据缓冲，他工作像一个双时钟FIFO(是异步的)，可以用Async SRAM搭建Async FIFO；

• 对时序逻辑描述和建模，应尽量使用非阻塞赋值方式。对组合逻辑描述和建模，既可以用阻塞赋值，也可以用非阻塞赋值。但在同一个过程块中，最好不要同时用阻塞赋值和非阻塞赋值；

• 在VHDL中二维数组可以使用，它是非常有用的。在VERILOG中他仅仅可以使用在测试模块中，不能被综合 ；

• 遵守register-in register-out规则 ；

• 像synopsys的DC的综合工具是非常稳定的，任何bugs都不会从综合工具中产生 ；

• 确保FPGA版本与ASIC的版本尽可能的相似，特别是SRAM类型，若版本一致是最理想的，但是在工作中FPGA版本一般用FPGA自带的SRAM，ASIC版本一般用厂商提供的SRAM；

• 如果不打算把变量推导成锁存器，那么必须在if语句或case语句的所有条件分支中都对变量明确地赋值。

• 在嵌入式存储器中使用BIST ；

• 避免混合使用上升沿和下降沿触发的触发器；

• 虚单元和一些修正电路是必需的 ；

• 一些简单的测试电路也是需要的，经常在一个芯片中有许多测试模块 ；

• 除非低功耗不要用门控时钟，强烈建议不要在design中使用gate clock ；

• 不要依靠脚本来保证设计。但是在脚本中的一些好的约束能够起到更好的性能(例如前向加法器)；

• 如果时间充裕，通过时钟做一个多锁存器来取代用MUX ；

• 不要用内部tri-state, ASIC需要总线保持器来处理内部tri-state，如IO cell；

• 在top level中作pad insertion ；

• 选择pad时要小心(如上拉能力，施密特触发器，5伏耐压等)，选择合适的IO cell ；

• 小心由时钟偏差引起的问题 ；

• 不要试着产生半周期信号 ；

• 如果有很多函数要修正，请一个一个地作，修正一个函数检查一个函数 ；

• 在一个计算等式中排列每个信号的位数是一个好习惯，即使综合工具能做 ；

• 不要使用HDL提供的除法器 ；

• 削减不必要的时钟。它会在设计和布局中引起很多麻烦，大多数FPGA有1－4个专门的时钟通道。

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