verilog中数组传递的相关技巧

verilog中数组的相关总结

定义

reg[9:0] data[0:10];前面的[]代表数据位宽，后面的[]代表数据个数；

用法

赋值：不能直接两个数组赋值。因为assign 语句不能用于数组的赋值。需要使用一个生成语句或者将数组分解为单独的端口后进行赋值。
		生成语句案例：
		genvar i;
		generate
			for (i = 0; i < 256; i = i + 1) begin : gen_cmd_ports
				assign cmd[i] = data_buffer[i];
			end
		endgenerate
		或者使用for语句
		always @ (*) begin
		if (!rst_n) begin
			for (i = 0; i < 16; i = i+1) begin 
				UART_REG[i] <= 0;
			end
		end else begin
			if (1) 
				UART_REG[num_r] <= cmd_data;
			else
				UART_REG[num_r] <= UART_REG[num_r];
		end
		end
		
		单独端口案例：
		即，将数组拆分成一个个单独的信号。

注意

*在verilog2001中，数组不能用于输入输出的端口定义。如果想要进行放到端口上定义，需要将数组分解成一个个单个的数据。也就是数组是不能直接作为端口在模块中传递的。

技巧

本质上数组就是带有序列信息的一组同位宽的数列。reg[9:0] data[0:10];就是有reg[9:0] data[0]/reg[9:0] data[1]/reg[9:0] data[2]....../reg[9:0] data[9]组成。
为了便于开发和理解，可以将数组理解为轻量化的RAM或者轻量化的寄存器空间。访问一组数组的时候，可以按照访问寄存器的寻址原理来访问。以reg[9:0] data[0:10];为例，地址0就是数据data[0];地址1就是data[1];
综上，如果想将数组reg[9:0] data[0:10]传递到其他模块，又同样不想把数据拆分为data0，data1...data10这11个数据单独传递，可以定义两个信号即可做到数据的传递:data_r[9:0],addr_r[2:0]。内部定义一下这个存储逻辑:
data_r=data[addr_r]

这样在另一个模块里，只要寻址addr_r就可以获得相应位置的数值里只要遍历addr_r的所有值就可以得到一个和数组reg[9:0] data[0:10]一样的新数组reg[9:0] data_new[0:10]
	data_new[addr_r]=data_r