weixin_40794964的博客

转载 DDR线序调整

在最近的项目中接触到DDR3的电路，看到DDR的DQ数据线和SOC的DQ数据线并不是按顺序依次连接的。如图：在目前的嵌入式产品设计中，DDR/DDR2/DDR3 SDRAM已经成为各种CPU、ASIC的基本组成单元。 在PCB设计过程中，为了布线方便，减少走线交叉，经常会调整DQ数据线信号的顺序，一般的原则如下： 1. bytelane内部8根数据线可任意调整， 2. bytelane与bytelane之间也可以调整，但必须是整体调整， 注：bytelane包括DQ、DQS和...