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直线插补-逐点比较法
图2-17 中,通常将 F=0归结为 F>0的情况,根据进给方向确定原则,当刀具位于直上方或直线上,即 F>0时,刀具沿+X方向进给一步;当刀具位于直线下方,即 F原创 2024-02-06 14:13:49 · 1232 阅读 · 0 评论 -
FPGA_单引脚输入输出-三态
以常见的I2C协议通讯方式讲解,SDA线既可以接收数据也可以发送数据, I2C 发送写控制命令,在空闲状态时,我们给 I2C 数据方向控制(sda_dir)信号赋值高电平,将 sda 总线的方向设置为主机 FPGA 输出数据。至于我们为什么要定义一个 I2C 数据方向控制信号,是因为数据线 SDA 是双向的,如下图所示,为了避免主机、从机同时操作数据线,可以在 FPGA内部可以使用三态门结构避免此事件发生。原创 2023-12-04 21:42:42 · 372 阅读 · 0 评论 -
FPGA_探针(ISSP)调试工具
在弹出的图 3.0.12 Mega Wizard 插件管理器的参数设置界面中,找到 JTAGaccessible Extensions 下选择 In-System Source and Probes,并将输出目录确定为工程文件夹下的 ip 文件夹,并以 hex_data 保存,单击 Next。对于一些变化比较缓慢或者实时性要求不高的信号,使用该工具调试非常的方便,例如观察 ADC 的采样结果。在弹出的图 3.0.13 配置界面中将源位宽定义为 32,探针位宽定义为 0,然。原创 2023-11-20 15:58:01 · 237 阅读 · 0 评论 -
FPGA_IIC代码-正点原子 野火 小梅哥 特权同学对比写法(1)
FPGA_IIC代码-正点原子 野火 小梅哥 特权同学对比写法(1)FPGA_IIC代码-正点原子 野火 小梅哥 特权同学对比写法(2)FPGA_IIC代码-正点原子 野火 小梅哥 特权同学对比写法(3)原创 2023-11-20 15:51:51 · 348 阅读 · 0 评论 -
FPGA_IIC代码-正点原子 野火 小梅哥 特权同学对比写法(2)
I2C 驱动模块的主要功能是按照 I2C 协议对 EERPROM 存储芯片执行数据读写操作。I2C 驱动模块框图和输入输出端口简介wr_en、rd_en 为写使能信号,由数据收发模块生成并传入,高电平有效;i2c_start 信号为单字节数据读/写开始信号, i2c_start 信号同时传入的还有数据存储地址 byte_addr 和待写入字节数据wr_data;原创 2023-11-20 15:51:41 · 176 阅读 · 0 评论 -
FPGA_IIC代码-正点原子 野火 小梅哥 特权同学对比写法(3)
首先介绍 IIC 驱动模块的设计,I2C 驱动模块的主要功能是按照 I2C 协议对 E2PROM 存储芯片执行数据读写操作。I2C 驱动模块框图和输入输出端口简介由图表可知,I2C 驱动模块包括 13 路输入输出信号,其中 7 路输入信号、5 路输出信号,还有一路 sda既可以做输出,也可以做输入。●clk、rst_n 是从顶层例化到 I2C 驱动模块的系统时钟和复位信号;● i2c_exec 是 I2C 触发执行信号,由 e2Prom 读写模块生成并传入,高电平有效;原创 2023-11-20 06:33:29 · 874 阅读 · 0 评论 -
圆弧插补-逐点比较法
如下图所示,假设被加工零件的轮廓为第I象限逆圆弧AE,刀具位于点T(X,Y)处,圆心为0(0,0),半径为 R,则通过比较点T到圆心的距离与圆弧半径R的大小就可以判断出刀具与圆弧之间的相对位置关系。现欲加工第I象限逆圆弧AB,如图所示,起点A(0,5),终点B (5,0)。同理,若 F原创 2023-11-18 11:23:04 · 871 阅读 · 0 评论 -
直线插补-逐点比较法
刀具从加工起点开始,按照“靠近曲线,指向终点”的进给方向确定原则,控制刀具的依次进给,直至插补曲线终点,从而获得一个近似于数控加工程序规定的轮廓轨迹。用一个终点计数器,寄存x和y两个坐标,从起点到达终点的总步数∑= lXel + lYe l,x、y 坐标每进给一步,∑减去1,直到∑为零时,便到达终点。当 F≧0 时,沿x轴正方向走一步,逼近直线OE;当F原创 2023-11-17 17:54:19 · 754 阅读 · 0 评论 -
FPGA_边沿检测电路设计
边沿检测主要作用是能够准确的识别出单比特信号的上升沿或下降沿,也就是我们希望当上升沿或下降沿来到时,能够产生一个唯一标识上升沿或下降沿的脉冲信号来告诉我们上升沿或下降沿来了,我们就可以根据这个脉冲信号作为后续电路功能的启动。在②位置处可以检测到下降沿,使之拉高一个时钟的脉冲。本部分逻辑设计如下,这样就实现了当有上升沿时信号 pedge 就会产生一个时钟周期的高电平,当有下降沿时信号 nedge 也会产生一个时钟周期的高电平,没有上升沿或者下降沿变化时 pedge 以及 nedge 保持低电平状态。原创 2023-11-15 09:57:35 · 400 阅读 · 0 评论 -
FPGA与STM32_FSMC总线通信实验
STM32F407 上自带 FSMC 控制器,通过 FSMC 总线的地址复用模式实现STM32 与 FPGA 之间的通信,FPGA 内部建立 RAM 块,FPGA 桥接 STM32 和 RAM 块,通过 FSMC 总线从 STM32 向 RAM 块中写入数据(数据为 0 到 511),然后读取 RAM出来的数据并进行验证。原创 2023-11-11 09:07:17 · 4783 阅读 · 13 评论 -
FPGA_Quartus 如何生成 jic 文件
进入下面界面后,在框 1 处选择将要转换的目标文件类型(jic),在框 2 处选择配置芯片的型号(此处选择 EPCS16),在框 3 处选择目标文件的名称及保存路径,然后选中框4 处再点击界面右边的“Add File”按钮选择要转换的 sof 文件,最后点击框 5 处在点击右边的“Add Device”按钮选择目标器件。以上设置完成后,点击 Generate 生成目标文件,在目标文件夹中查看生成的 jic 文件。原创 2023-10-30 21:32:09 · 652 阅读 · 0 评论 -
FPGA_Signal TapII 逻辑分析仪 在线信号波形抓取
13、 点击方框中的 setup ,选中要设置的信号,鼠标右键单击,可以进行触发方式设置,即检测到设置的触发电平或者触发沿,data界面的信号波形图会显示出符合设置的信号变化。4、接下来先点击方框 1 处的 setup,再点击方框 2 处进行采样时钟设置,在弹出的窗口中,选择箭头所指的选项,再确定左侧小方框中的图标跟图示相同,然后点击“list”。8、 选中左侧信号列表里需要观察的信号,点击中间方框中的按钮,信号会加入到左侧栏,也可点击下方反方向的按钮删除信号,点击 OK。双击空白处,选择要分析的数据。原创 2023-10-30 21:27:51 · 1274 阅读 · 0 评论 -
Verilog语法速成3
Verilog语法速成3原创 2023-10-25 11:50:40 · 65 阅读 · 0 评论 -
Verilog语法速成2
Verilog语法速成2原创 2023-10-25 11:49:58 · 118 阅读 · 0 评论