FPGA底层
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清风吹斜阳#
Verilog开发,专注于通信和测向领域。对FPGA底层和时序有较深理解。开发通信IP和测向IP出售。研发无线电测向仪器。
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锁存器Latch
锁存器Latch原创 2023-07-05 11:32:35 · 613 阅读 · 1 评论 -
FPGA的引脚布局
1:我们可以看到一个普通的IO口往往是6\7个VCCO再加上50个User-IO口。3:会有4对CC-PIN可以外接时钟,经过BUFG以提供全局时钟。4:还有1个BNAK-0,只有几个引脚,只专用CONFIG的PIN。,明白了各个BANK上的引脚情况就明白了FPGA的整体引脚布局。2:48个差分信号对+上下2个单端脚构成50个PIN。3:同一BANK的供电相同,不同BANK的供电可以不同。64个EMIO从PS引出到PL,实现PS与PL的交互。54个MIO引出到FPGA芯片边界。从PS芯片内部来看GPIO。原创 2023-05-15 21:21:04 · 1899 阅读 · 4 评论