![](https://img-blog.csdnimg.cn/20201014180756754.png?x-oss-process=image/resize,m_fixed,h_64,w_64)
FPGA
文章平均质量分 66
火中著盐
这个作者很懒,什么都没留下…
展开
-
FPGA时钟资源
阅读简摘,详述请阅读《Xilinx FPGA应用进阶——通用IP核详解和设计开发》原创 2021-12-17 11:14:44 · 346 阅读 · 0 评论 -
单比特信号跨时钟域的同步处理
一:亚稳态及其危害对于沿触发的触发器来说,其输出存在两个有效的状态,即高和低(或者说逻辑1和逻辑0)。触发器的建立时间和保持时间在时钟上升沿左右定义了一个时间窗口,如果触发器数据输入数据输入端口上的数据在这个时间窗口内发生变化,那么就会产生时序违规。存在这个时序违规是因为建立时间和保持要求不满足了.此时触发器内部的某个节点可能会在一个电压范围内浮动.无法稳定在逻辑0或者逻辑1状态。换句话说,如果数据在上述窗口中被采集,触发器中的晶体管不能可靠地设置为逻辑0或者逻辑1对应的电平上,所以,此时的晶体管并未处转载 2021-12-13 14:29:47 · 982 阅读 · 0 评论 -
testbench 仿真控制语句及系统任务描述
仿真控制语句及系统任务描述原创 2021-12-06 15:58:22 · 700 阅读 · 0 评论 -
FPGA开发技巧:Modelsim仿真.do文件详细解析 原创 特权同学
FPGA开发技巧:Modelsim仿真.do文件详细解析原创特权同学FPGA快乐学习以《FPGA边码边学视频教程》“Lesson06分频计数器设计”中的sim102为例。sim102的compile.do文件如下。vlib workvmap work work#library#vlog -work work../../library/artix7/*.v#IP#vlog -work work../../../source_code/ROM_IP/...转载 2021-11-29 09:59:29 · 6042 阅读 · 2 评论 -
时序约束策略
时序约束策略以下文章来源于数字ICer,作者数字ICerhttps://mp.weixin.qq.com/s/wcT1uB8OxtJ4ldiOmlehPA目录1.IO约束2.时钟周期约束3.多周期约束4.伪路径5.XDC约束优先级1.IO约束1.1管脚约束管脚约束指管脚分配,我们要指定管脚的位置PACKAGE_PIN和管脚对应的电平标准IOSTANDARD两个属性的值;set_propertyPACKAGE_PINAD8[get_portssrio_r...转载 2021-09-09 11:02:08 · 1422 阅读 · 0 评论 -
ALINX_ZYNQ——PS端的“Hello World”
AX7Z100开发平台的PS端Hello World创建ps_hello工程详情请参考黑金ALINX_ZYNQ(AX7Z100)开发平台SDK应用教程V1.10.pdf,本文只是依例实现,文字细节不做重复。点击“Create Block Design”,创建一个Block设计,也就是图形化设计...原创 2021-03-16 23:16:49 · 589 阅读 · 0 评论 -
HDLbits刷题记录(已移至Github)
HDLbits除工程文件使用vivado外,平时一直是使用 VScode 结合 iverilog 和 GTKwave 来练习,轻量省事。昨天意外发现 HDLbits 这个网站,试用以后发现特别不错,答题后可以自己生成激励在线仿真,十分方便。前期的题目十分简单,但不好不做记录,后边也放些别的练习。立下flag以自我督促//以下正文//problem 14Problem descriptionGates4vectorgatesPreviousNextvector3Build a combinati原创 2021-03-14 23:50:15 · 400 阅读 · 0 评论 -
VScode配置verilog环境
VScode配置verilog环境功能快捷键一些常用插件和配置可以参考此链接vivado默认的编辑器用起来不舒服,遂使用vscode,配置过程中看了些分享,遇到了一些问题,记录在这里,希望有所帮助。一个方便的文件包,有详细的pdf文档及所需的扩展附属文件(上传资源还在审核,以后加)功能快捷键容易找到,此处不列举了。一些常用插件和配置可以参考此链接链接: vscode全部报错_用VSCode编辑verilog代码、iverilog编译、自动例化、自动补全、自动格式化等常用插件….文章中有个问题原创 2021-03-13 17:33:28 · 5235 阅读 · 0 评论