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RSS订阅原创 verilog always块中case相关问题
下列代码中，信号n_state和pack_cnt_inc，在case中default中设有默认值，如果case语句中满足表达式中的条件，则n_state和pack_cnt_inc按条件下的数值赋值，如何case语句中条件不满足，则按case条件外n_state和pack_int_inc来赋值。
2022-12-25 23:10:04
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空空如也
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