总线概述
总线概念
- 定义:一组能为多个部件分时共享的公共信息传输线路
- 特性
- 机械特性:尺寸形状
- 电气特性:传输方向,电平有效范围
- 功能特性:数据、地址、控制信号
- 时间特性:信号与时序关系
总线分类
- 按数据传输格式
- 串行:一次传一个bit数据
- 抗干扰能力强
- 并行:一次传多个bit数据
- 会产生干扰,并不一定比串行快
- 串行:一次传一个bit数据
- 按功能
- 片内总线
- 系统总线
- 数据总线【M(MAR)-》MDR】
- 传输内容:传输各功能部件之间的信息
- 方向:双向
- 根数(位数):与机器字长,存储字长有关
- 地址总线【MAR-》主存】
- 传输内容:传输地址信息,包括主存、IO端口的地址
- 方向:单向
- 根数:与主存地址空间大小、设备数量有关
- 控制总线【CU-》R】
- 传输内容:一根控制总线传输一个控制信号
- 方向:双向,CPU控制信号,部件反馈回的信号
- 根数:不定,和传输内容有关
- 数据总线【M(MAR)-》MDR】
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- 系统总线的结构
- 单总线
- 优点:结构简单,成本低,容易接入新设备
- 缺点:带宽低,负载重,多个部件只能争用一根总线,且不支持并发
- 单总线
- 系统总线的结构
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- 二总线
- 结构:主存总线 + 【通道】 +IO总线
- 通道用于缓冲CPU与IO设备之间的速度不匹配的问题
- 支持突发【猝发】传送:发出一个地址,将改地址对应的一组连续的数据全部返回
- 优点:存储和IO分离
- 缺点:需要增加【通道】这样的硬件设备
- 结构:主存总线 + 【通道】 +IO总线
- 二总线
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- 三总线
- 结构:主存总线 + IO总线 + DMA总线
- DMA总线:快,缓和了硬盘这类型高速外设与CPU的速度矛盾
- IO总线,慢,正好与慢速外设相匹配
- 优点:提高了某些高速外设的性能,使其更快响应,提高吞吐率【单位时间完成任务的数量】
- 缺点:系统工作效率低:因为这三根总线同时只能有一个在工作
- 结构:主存总线 + IO总线 + DMA总线
- 三总线
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- 四总线
- 结构:CPU总线 + 系统总线 + 高速总线 + 扩充总线
- 桥接器:缓冲各总线之间速度不匹配的矛盾
- 结构:CPU总线 + 系统总线 + 高速总线 + 扩充总线
- 四总线
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- 通信总线:可以看做网线之类,远程通信
- 按时序控制方式
- 同步
- 异步
总线组成和性能指标
- 总线传输周期:总线数据传输一次的周期
- 申请阶段:仲裁阶段
- 寻址阶段:
- 传输阶段:
- 结束阶段
- 总线时钟周期:机器时钟周期,CPU时钟周期
- 总线传输周期和时钟周期可能是
- 一对一:类似指令的机器周期和时钟周期一对一是理想状态
- 一对多:
- 多对一:一个时钟周期内,上升沿传输一组总线数据,下降沿又一组,二对一。
- 总线传输周期和时钟周期可能是
- 总线工作效率:是传输周期的倒数,1秒传输几次数据
- 总线时钟频率:是时钟周期的倒数
- 总线宽度:通常是数据总线的根数(位数)32位等
- 总线带宽:工作频率*总线宽度 (bit)
- 总线复用:例如数据总线与地址总线共用一根,传输效率大降
- 信号线数:三个总线的总线数
总线仲裁
- 集中仲裁
- 链式仲裁
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- 计数器仲裁
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- 独立请求【打电话】
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- 集中仲裁比较
- 分布仲裁
总线的操作与定时
- 总线周期
- 总线相互协调配合工作方式
- 同步
- 异步
- 不互锁
- 半互锁
- 全互锁
- 半同步
- 在同步的总线周期加一个wait期,从设备跟不上主设备速度是,发出wait信号,异步
- 分离
- 将总线控制权分离
- 主设备控制总线发送消息,然后就释放总线控制
- 从设备接收到消息,准备好数据后,控制总线返回消息,在此期间,其他设备也可以控制总线工作
- 将总线控制权分离
总线标准
- 定义:易于实现系统的模块化【类比接口】
- 总线标准分类【总体发展,从并行->串行】
- 系统总线
- 局部总线
- 设备总线
都是由并行传输->串行传输,提高传输效率