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RSS订阅原创 使用debussy出现的问题
在使用debussy进行与modelsim的联合仿真时，运行脚本后没有生成*.fsdb文件；并报警如下system task or function fsdbdumpvars is not defined;system task or function fsdbdumpfile is not defined;通过查modelsim和debussy联合仿真配置发现路径没有配置，配置路径后解决。新建环境变量：PLIOBJS = D:\Novas\Debussy\share\PLI\modelsim_p
2022-04-14 17:43:41
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原创 [filemgmt 56-313] Exception caught in getCurrentGraph(): bad allocation
在使用vivado进行开发的过程中，遇到系统报错如下[filemgmt 56-313] Exception caught in getCurrentGraph(): bad allocatio在address editor中发现有IP的地址并没有分配，点击右键也不会出现assign address的选项，所以推测是时钟域的问题，后来经过查看block designs，发现该IP连接AXI的时钟使用错了。更改连线之后解决。...
2022-03-20 18:02:39
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原创 Altium Designer09电路模块化设计
为了方便电路每个功能模块可以清晰划分，可以使用Sheet Symbol功能。首先在*.SchDoc文件中右键点击空白处->Place->Sheet Symbol，然后再在这个模块中添加端口，即使用Add Sheet Entry选项，并对每个端口进行重命名和约束其输入/输出/双向属性，修改Designator和filename。在规划完模块端口以后，鼠标放在Sheet Symbol上，点击右键->Sheet Symbol Actions->Create Sheet From
2022-03-19 00:24:16
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原创 关于Vivado编译导致电脑自动重启的问题
之前用的笔记本一直是6核12线程的。为了方便编译的时候可以做其他事情，我一直选择的是6线程进行编译。后来入手了个新电脑，老的笔记本在编译的时候我选择了12线程。这导致了笔记本电脑重启了若干次。推测可能是因为温度过高导致笔记本重启？最后将编译所需要的线程修改为了8线程，就可以成功编译了。记录一些这个问题...
2021-08-28 23:19:23
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原创 Vivado编译报错
set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets cmos_pclk_0_IBUF]在写ov5640驱动并编译时，遇到了这个问题。最后查到，pclk使用的是普通IO，每次编译都会报错，可以根据error中的提示在.xdc文件中增加一行set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets cmos_pclk_0_IBUF]问题解决...
2021-08-26 18:58:41
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原创 Altera合集阅读笔记-写在前面的话
**最近搞到一本Altera合集，其中包括Quartus II Handbook(13.0)Nios II Processor Reference HandbookNios II Software Developer’s HandbookEmbedded Peripheral IP User GuideCyclone IV Device Handbook-FPGAAvalon Interface Specification.可以关注EE二三事，发送Altera合集即可获得链接总共3397页
2021-07-16 10:23:35
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原创 VHDL学习笔记（二）预定义的数据类型
本文参考了《VHDL数字电路设计教程》第三章与Verilog不同的是，在VHDL中端口需要进行属性的定义，而这些属性在某些库里。有std,work这种不需要在模块中引用的默认库，也有需要在模块中声明的ieee库。库中包集所定义的数据类型有很多，譬如std库standard包集中定义了位（BIT），布尔（BOOLEAN），整数（INTEGER）和实数（REAL）数据类型ieee库的std_logic_1164有STD_LOGIC和STD_ULOGIC数据类型。书中还提到了一些包集详细描述，请参见Pa
2021-02-05 13:27:51
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原创 VHDL学习笔记（一）第一二章
最近在看axi_dynclk ip和rgb2dvi ip，由于这俩IP里的文件大部分都是VHDL来写的，所以掏出了一本书《VHDL数字电路设计教程》，准备来学一下。顺便做一些笔记。同时和VerilogHDL偶尔进行一些比较。首先书中给出了一段全加器的VHDL代码ENTITY full_adder ISPORT(a,b,cin : IN BIT; s,cout : OUT BIT);END full_adder;ARCHITECTURE dataflow OF full_adder IS
2021-02-05 11:32:13
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原创 Xilinx原语归纳总结
目录写在前面的话1.OBUFDS写在前面的话最近在写hdmi的驱动中，通过看源代码发现了几处需要用到原语的地方。故下载了手册进行了解。参考手册为ug768《7 series_hdl》，为了便于查询，会总结一下日常中遇到的原语及相关用法。其实可以直接查原手册，我起到的作用只是一个搬运工+翻译官1.OBUFDS为一个差分信号输出的buffer，如图该元件是一个单一输出的buffer，支持LVDS(low-voltage,differential signaling)，有一个输入，两个输出O和OB，
2021-01-07 13:23:47
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原创 C语言中if-else语句报错解决
可能由于调代码时间比较多，写代码时间减少了。最近在写代码方面有点神志不清。在if-else语句中，频繁出现报错。提示我在某处多了一个“；”，但是反复寻找没有找到bug。通过翻看宏定义，发现了宏定义采用了；来结束。而在if判断语句中使用了该宏定义。推而广之，在代码书写中，如果频繁的遇到报错，多出了“；”但是反复查询语法是正确的。那么就应该看看该语句中是否使用了宏定义，以及相应的宏定义后是否多写了“；”。...
2021-01-06 23:39:27
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原创 Vivado不兼容问题
在装有有vivado2017.4的电脑上，又安装了vivado2018.3。出现问题：在vivado2017下点击Run Synthesis会出现报错，但不会显示具体Error在哪里在vivado2018下点击Run Synthesis会出现长时间编译不过，一直停留在Synthesis状态。解决方法：我先卸载了Vivado2017，并使用Vivado进行综合，发现仍长时间不通过。故又卸载了2018，并重装了2018，问题解决。...
2021-01-06 13:37:56
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原创 Avalon总线（一）Avalon-MM Signals
最近在学习及改写dma模块，是基于Avalon总线的。正在结合手册《Avalon Interface Specifications》与相关代码进行深入了解。当然，各个信号顺序都是按照某位大佬的一个模块顺序来逐个学习分析的，排序可能不是太合理，等全部写完之后，我会再整理一波。主要参照**《Avalon Interface Specifications》中的Table3-1和Table3-2**1.Signalsburstcount宽度为1-11，方向为M->S，表示的是发生突发（burst）时传
2020-10-15 11:00:02
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原创 使用VideoCapture进行读取时0x00007FF9A1F86A6F (opencv_world440d.dll)处(位于 opencvtest.exe 中)引发的异常
在读《OpenCV3编程入门》时，有下面一段代码#include <opencv2/opencv.hpp>#include <iostream>using namespace cv;int main() { VideoCapture capture("D:\\1.mp4"); while (1) { Mat frame; capture>>frame; imshow("读取视频",frame); waitKey(30); } return
2020-10-15 00:11:05
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原创 《数字图像处理的matlab实现》代码总结（一）图像的输入与显示
图像的输入与显示>>f = imread("filename");>>imshow(f)imread将图像读入MATLAB环境，其中filename为图像全名，当然如果不在当前目录下，还需要附加路径命令行结尾的分号在Matlab中用于禁止输出为了保留第一幅图像并输出第二幅图像，可以使用>>figure,imshow(g)使用imwrite(f,'filename')可以将图像写入当前目录...
2020-10-13 00:08:03
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原创 数字图像处理读书笔记（三）直方图匹配
1.公式推导个人认为，直方图匹配应该理解为用直方图作为中介进行匹配。本节中的连续灰度其实有三个，包括r，s，z。其中，r为输入图像灰度级，z为输出图像灰度级，s可以理解为中间图像灰度级。直方图匹配的巧妙之处即构造两个变换，s = T（r），s = G（z），得到T（r） = G（z）;公式1公式1为基本函数，为了得到T（r）和G（z）的具体表达形式，则应结合上一节的转换公式，让s的概率密度为，得到公式2 公式3直接套用公式即可进行运算，运算过程应该从两边都向s靠拢（...
2020-10-12 23:51:30
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原创 BeautifuSoup 中的find()和findAll()
在BS文档中，两者的定义是findAll(tag, attributes, recursive, text, limit, keywords)find(tag, attributes, recursive, text, keywords)标签参数tag：可以传递一个标签的名称或多个标签名称组成的Python列表做标签参数。例如，返回一个包含HTML文档中所有标题标签的列表：.findAll({"h1","h2","h3","h4","h5","h6"})属性参数attributes是用一个Py
2020-10-12 09:51:59
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原创 BeautifulSoup4安装
在Linux系统上：$sudo apt-get install python-bs4在Mac系统上：要先安装Python的包管理器pip，$sudo easy_install pip然后运行$pip install beautifulsoup4在windows系统上：pip install beautifulsoup4
2020-10-11 23:21:23
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原创 pep8使用笔记
最近在读**《编写高质量代码 改善Python程序的91个建议》**在介绍所谓Pythonic风格中提到了一个风格检查程序PEP8，刚开始只是一篇关于Python编码风格的指南，牛人写成了程序安装$ pip install -U pep8简单的测试一下代码$ pep8 --first die_visual.pydie_visual.py的代码如下import pygalfrom die import Diedie_1 = Die()die_2 = Die()results =
2020-10-10 11:35:17
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原创 关于设备管理器中有Altera USB-Blaster，但Quartus中无法识别出的问题
现象：安装完USB-Blaster驱动后，设备管理器中已正常识别，但quartus显示no hardware我搜到的一个方法是：打开服务，找到Altera JTAG Server，右键重启但是我自己使用的方法是，在设备管理器中选中Altera USB-Blaster并点右键禁用，然后再点右键启动，即可以识别了...
2020-10-10 09:20:07
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原创 生成器及迭代器
使用yield语句，可以让函数生成一个结果序列。个人理解，近似于单步调试。譬如def countdown(n): print "Counting down!" while n > 0: yield n #生成一个值（n） n -= 1使用yield的函数都成为生成器。调用生成器函数将创建一个对象，该对象通过连续调用next()方法生成结果序列。>>>c = countdown(5)>>>c.next()Couting down!5&g
2020-09-17 11:38:55
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原创 数字图像处理读书笔记（二）直方图
1.直方图均衡抽象的变换公式为 s = T(r)，0≤r≤L-1;同时书中假设两条：（a）T(r)在区间0≤ r ≤L-1是单调递增函数。（b）当0≤ r ≤L-1时，0≤ T(r) ≤L-1。如果想通过s来进行反变换来求r，应该保证T(r)是严格单调递增的函数，让r和s一一映射，消除二义性。同时r和s的取值区间，也保证了变换T不会造成灰度值的溢出。在实际应用工程中，像素值都是整数，应该找最近邻的可取整数。2.直方图均衡公式介绍上述概念，其实是为了引出T(r)的变换公式.
2020-09-01 15:54:34
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原创 NIOS ii 开发中遇到的问题总结（持续更新）
问题一：Type “alt_u16” could not be resolved 或 Type “****_BASE” could not be resolved解决方法： Step1：右键单击C工程并选择Index->RebuildStep2：如果还没添加alt_types.h或system.h文件路径，则应该进一步操作：右键单击C工程Properties->C/C++ General->Paths and Symbols->Includes->GNU C->
2020-08-25 10:21:00
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原创 LSM303AGR开发中遇到的问题
LSM303AGR开发中遇到的问题lsm303agr是一款六轴芯片，在开发过程中，读取了加速度值和磁力计值。accel_x，accel_y,accel_z,mag_x,mag_y,mag_z；accel_x，accel_y,accel_z进行角度的解算时，发现角度变化幅度比较大。通过对三个量的检测发现通过IIC读出的数据变化很剧烈。通过查看datasheet发现了4.2.1的Accelerometer power modes 中发现，加速度在不同的power mode下有不同的精确度，在low powe
2020-08-23 23:14:01
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原创 BlueNRG2开发 Part1：环境搭建
BlueNRG2开发 Part1：环境搭建环境搭建完全参考了如下链接：BlueNRG-1&2开发环境的搭建（一） 概述：链接: http://news.eeworld.com.cn/mp/ST/a2527.jspx.BlueNRG-1&2开发环境的搭建（二）DK包：链接: http://www.stmcu.org.cn/module/forum/thread-622863-1-1.html.BlueNRG-1&2开发环境的搭建（三）电流评估工具：链接: http://n
2020-07-22 16:54:57
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原创 关于nios ii跑飞的问题
关于niosii跑飞的问题之前一篇总结了niosIi跑飞的一个原因。我将niosii中的jtag_uart ip去掉之后。发现不管是在Run as还是在固化模式下，都出现了niosii跑飞的问题。虽然表面上感觉情况更糟了。通过备注掉部分函数，及备注问题函数中的子函数，不断细化。终于发现了原因，当出现niosii跑飞的现象时，如果没有加jtag_uart ip，那就应该自习分析一下自己写的带有指针的函数。极有可能是写错内存导致niosii跑飞。...
2020-07-21 21:39:56
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原创 niosii 使用jtag_uart ip跑死的问题
niosii 使用jtag_uart ip跑死的问题在项目中，遇到了niosii十分钟之后，突然卡死的问题。经过百度发现是使用了jtag_uart ip核。当在run as模式下，jtag_uart中printf输出的数据会通过uart进行输出。不会让uart buffer的数据堆满。当固化到fpga中后，运行SOPC的过程中，printf没有通道输出数据，导致uart buffer堆满，导致niosii崩溃。所以在调试过程中加的jtag_uart，在固化程序之前去掉jtag_uart ip。..
2020-07-20 17:47:59
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原创 Spi Slave代码及注释
Spi Slave代码及注释// An highlighted blockmodule spi_slave( input clk_in, input rst_n, input sclk, input mosi, input cs, output reg miso, output [4:0] address_reg, output rd_wr_mark,//1read 0wr input [15:0] data_rd, o
2020-07-20 00:14:21
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