vivado
weixin_41935955
这个作者很懒,什么都没留下…
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异步fifo
配置fifo,写时钟25M,写位宽24bit,读时钟65M,读位宽48bit。1、fifo同步复位,需要等待比较长的时钟周期才能清零。2、读高地址[47:24],为先写入的数据;低地址[23:0]为第二个数据3、读使能后数据延时了一拍。...原创 2021-07-13 10:08:00 · 131 阅读 · 0 评论 -
simulink产生信号及采样
1、clock, 改时钟没什么参数设置的,作用就是跟随着仿真的进行,时间值逐渐递增;2、乘法器,参数设置:sample time越大越接近连续值。原创 2021-06-17 16:35:11 · 7551 阅读 · 3 评论 -
LVDS 信号处理
上图正常的LVDS信号。xilinx里面lvds接口有很多种,如果接口电平用错了就会出现不兼容不识别的问题,图片如下所示:(LVDS接口可以都试过去,LVDS_25,DIFF_SSTL15等等)原创 2021-01-11 18:25:03 · 1473 阅读 · 0 评论