verilog
weixin_41935955
这个作者很懒,什么都没留下…
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异步fifo
配置fifo,写时钟25M,写位宽24bit,读时钟65M,读位宽48bit。1、fifo同步复位,需要等待比较长的时钟周期才能清零。2、读高地址[47:24],为先写入的数据;低地址[23:0]为第二个数据3、读使能后数据延时了一拍。...原创 2021-07-13 10:08:00 · 256 阅读 · 0 评论 -
verilog
有符号数计算:1、注意位宽,如:3‘d6(错误),4’d6(正确)。2、加减运算时:reg signed [2:0] a;reg signed [3:0] b; //注意位宽b<=a+ $signed(-3'd3);原创 2021-01-13 14:59:47 · 170 阅读 · 0 评论