光学进阶-CSDN博客

原创按键消抖

用Verilog实现按键抖动消除电路，抖动小于15ms，输入时钟12MHz。module debounce( input clk, input rst_n, input key_in, output key_out );//按键原始值为1，按下后为0； reg [1:0] key_in_r;reg [20:0] cnt; //15ms/(1/12Mhz)≈180000，取21位存储//检测抖动always@(posedge clk or ne...

2020-09-07 12:26:52 237

原创 3分频 50%占空比

3分频 50%占空比方法：分别用clk的上升沿和下降沿得到占空比为1/3的时钟，然后相或module 3_div( input clk, input rst, input clk_div)；reg [2:0] cnt;wire clk_p;wire clk_n;always@(posedge clk or negedge rst)begin if(!rst) cnt<=0; else if(cnt==2) cn...

2020-09-06 22:21:55 1578

原创 Verilog实现一个异步双端口ram

用Verilog实现一个异步双端口ram，深度16，位宽8bit。A口读出，B口写入。支持片选，读写请求，要求代码可综合。module as_dul_RAM#( parameter addr_width = 4, parameter data_width = 8, parameter data_deepth = 16; )( input clka, input clkb, input rst_n, input cs, //wr...

2020-09-06 22:09:26 2067 1

转载 Verilog几个这样的写法

转载：https://zhuanlan.zhihu.com/p/114823546数字电路设计主要就是，选择器、全加器、比较器，几个常用逻辑门，再加个D触发器，电路基本都能实现了。组合逻辑+时序逻辑组合逻辑用assign或always@（*）实现，时序逻辑用always@（posedge clk or negedge rst_n）有人说掌握Verilog 20%的语法就可以描述 90%以上的电路，说的对。casez always @(*)begin cas...

2020-09-05 20:44:04 1568

转载 FPGA时序分析

时序分析的题目是FPGA逻辑岗和数字IC岗最常考的题型之一，也是我们第一次讲解关于时序分析相关的题目，希望大家能够通过这道题解析和扩展对时序分析的概念、原理、公式、计算、应用都能够有一个初步的了解。4、假设时钟周期为T，寄存器时钟端到数据输出端的延迟为Tcq，时钟到第一级寄存器的时钟端的延迟为Tcd1，时钟到第二级寄存器时钟端的延迟为Tcd2，两级寄存器之间的组合逻辑延迟为Tpd，寄存器的建立时间为Tsetup，Tpd的最大延迟为（）。（大疆FPGA逻辑岗B卷）A Tpd ≤ T - Tse...

2020-08-09 21:41:40 2823 1

转载 FPGA开发要注意的十大要点

FPGA开发要注意的十大要点1、FPGA器件选型的7个原则：器件供货渠道和开发工具的支持、器件的硬件资源、器件的电气接口标准、器件的速度等级、器件的稳定等级、器件的封装和器件的价格。2、Spartan-3E和Spartan-3A主要运用于逻辑设计和简单数字信号处理，Virtex-4 LX和Virtex-5 LX主要用于高速逻辑运算，Virtex-4 SX和Virtex-5 SX主要用于高速复杂数字信号处理，Virtex-4 FX和Virtex-5 FX主要用于嵌入式系统。3、硬件资源包括：.

2020-08-08 21:43:06 526

转载逻辑电平之常见差分逻辑电平

转载：http://xilinx.eetrend.com/d6-xilinx/article/2018-11/13946.html本篇主要介绍常用的差分逻辑电平，包括LVDS、xECL、CML、HCSL/LPHCSL、TMDS等。1、LVDS电平LVDS器件是近年来National Semiconductor公司发展的一种高速传输芯片，它的传输机制是把TTL逻辑电平转换成低电压差分信号，以便于高速传输。与传统的ECL逻辑相比，它采用CMOS工艺，它的电压摆幅更低，只有400mV，ECL为800m

2020-08-03 14:45:04 5113

转载 FIFO深度计算

转载：作者：星雨夜澈出处：http://www.cnblogs.com/dxs959229640/数字IC设计中我们经常会遇到这种场景，工作在不同时钟域的两个模块，它们之间需要进行数据传递，为了避免数据丢失，我们会使用到FIFO。当读数据的速率小于写数据的速率时，我们就不得不将那些还没有被读走的数据缓存下来，那么我们需要开多大的空间去缓存这些数据呢？缓存开大了会浪费资源，开小了会丢失数据，如何去计算最小FIFO深度是我们讨论的重点。数据突发长度(burst length)在讲解如何去计...

2020-07-20 22:32:02 353

原创隐藏或显示某一个网络的飞线的两种方法

•方法一:按下快捷键N,选择Hide Connections——>Net,然后鼠标变成十字光标后,点选你要隐藏的网络即可,如果要恢复显示,只要选择Show Connections——>Net,然后点选要显示的网络即可。•方法二:点选PCB里面Net Class中,你所要隐藏飞线的网络,右击,点击Connection——>Hide,即可隐藏你选中网络的飞线,如果要显示飞线,右击选择Connection——>Show,即可。...

2020-06-25 11:23:07 1574

原创 AD中创建联合体方法

在PCB界面下，将需要组合的元件集体选中，单击右键，选择联合，再选择从选中的器件生成联合。如下图：拆解方法：选中联合体，单击右键，选择联合，再选择从联合打散器件。如下图：...

2019-07-04 22:14:36 7327

weixin_42095304的博客