verilog 移位运算符 说明_FPGA、数字IC系列（2）——电子科大与北航部分Verilog题目与解析...

1. 在不影响逻辑功能的情况下， CMOS与非门的多余输入端可 ______。

A.接高电平

B.接低电平

C.悬空

D.通过电阻接地

答案 ：A

解析 ：CMOS与非门，只要有一个输入端为低电平，与运算后均为低电平，输出为高电平，影响了输出结果，若接地或悬空会使输出始终为1。

CMOS与门、与非门：多余端通过限流电阻(500Ω)接电源；

CMOS或门、或非门：多余端通过限流电阻(500Ω)接地；

TTL与门、与非门：

(1)将多余输入端接高电平，即通过限流电阻与电源相连接；

(2)通过大电阻(大于1kΩ)到地，相当于输入端外接高电平；

(3)把多余输入端悬空(相当于有大电阻)，输入端相当于外接高电平；

(4)TTL门电路的工作速度不高，信号源驱动能力较强，多余输入端可与使用的输入端并联。

摘自http://www.elecfans.com/analog/20150113362835.html

TTL或门、或非门：通过接小于1 KΩ(500Ω)的电阻到地。

2. 欲产生序列信号 11010111，则至少需要 ______级触发器。

A.2

B.3

C.4

D.5

答案：B

解析：

触发器产生序列信号时，计算序列长度N=8，由2^3=8得：至少需要3级触发器；

欲用移位寄存器产生序列信号1101010，则至少需要()级触发器，答案是6。

1101010--1101010--1101010

(1)先用3级，则移位状态为110 - 101 - 010 - 101 - ...，有重复，不可以；

(2)用4级，移位状态为1101- 1010 - 0101 - 1010 - ...，有重复，不可以；

(3)用5级，移位状态为11010 - 10101 - 01010 - 10101 - ...，有重复，不可以；

(4)用6级，移位状态为110101 - 101010 - 010101 - 101011 - 010110 - 101101 - 011010 - 110101...，没有重复的回到初始状态，可以；

3. 一个 8位二进制减法计数器， 初始状态为 00000000， 问经过 268个输入脉冲后， 此计数器的状态为 ______。

A.11001111

B.11110100

C.11110010

D.11110011

答案：B

解析：8位二进制数计数2^8 = 256次后回到00000000，还剩268-256=12次计数，计数1次后从“00000000”减为“11111111”，此后再减11(00001011)，得到11110100，选B。

1111 1111

-    0000 1011

1111 0100

4. 移位寄存器由 8 级触发器组成，用它构成的扭环形计数器具有 ______种有效状态；用它构成的环形计数器具有 ______种有效状态，构成线性反馈移位寄存器具有 ______种有效状态。

A. 16，8，511

B. 4， 8，15

C. 16，8，255

D. 8，16，127

答案