数字时钟电路设计_同步时钟电路设计及其与异步时钟信号交互的问题

现在以及过去的四分之一世纪中，实际上大部分数字设计都是基于使用全局时钟信号，以时钟信号控制系统中所有部件的操作。它的优点显而易见：在一个理想的全局时钟的控制下，只要电路的各个功能环节都实现了时序收敛，整个电路就可以可靠的实现预定的功能。1.1 同步电路设计1.1.1 同步电路的定义

       所谓同步电路，即电路中的所有受时钟控制的单元，如触发器( Flip Flop)或寄存器( register)都由一个统一的全局时钟控制。如图 1.1 所示，触发器 R1 和 R2 都都由一个统一的时钟 clk 来控制时序，在 R1 和 R2 之间有一堆组合逻辑，这就是一个最简单的同步电路。

图 1.1 最简单的同步电路

       由时序图可见，触发器 R1、 R2 的输出 Q1、 Q2 只有在时钟上升