Wuangwang934-CSDN博客

原创数字IC学习：时序优化方法

通常是指在同步逻辑电路中，组合逻辑时延最大的路径，是对设计性能起决定性影响的时序路径。常见的时序优化方法：Pipeline、Retiming、逻辑展平等。

2024-09-12 22:52:14 364

原创数字IC学习：时钟常规约束

period选项用于定义时钟周期。时钟周期的单位由库时间单位推导得出。通常情况下单位默认是ns，但可以通过set_units设置ps等时钟单位。

2024-09-11 23:37:24 523

原创数字IC学习：SDC基础

SDC(Synopsys Design Constraints)用于描述时序、功率和面积的设计要求，是EDA工具用于综合、静态时序分析和布局布线最常用的格式。SDC命令基于TCL语言，TCL具有多种语言结构：变量、列表、表达式与运算符、控制流语句、过程。

2024-09-10 22:44:41 230

原创数字IC学习：Tcl基础

Tcl(Tool Command Language)是一种非常流行的脚本语言，常用于开发用户接口和嵌入式系统平台的应用程序。TCL具有多种语言结构：变量、列表、表达式与运算符、控制流语句、过程。

2024-09-09 22:47:47 979

原创数字IC学习：静态时序分析基础

芯片的频率性能可以理解为时序需求，时序分析就是检查所设计的电路是否能满足时序需求的方法。时序分析有两种：动态时序分析和静态时序分析。即常说的后仿/时序仿真，需要通过添加输入向量，来观察信号经过特定路径需要的时间是否满足建立和保持要求。不依赖于输入向量，通过分析电路拓扑来计算电路中不同信号到达各个点的时间窗口，然后与要求信号到达该点的时间进行比较。

2024-09-05 23:18:30 850

优化是综合工具对已有的初始电路分析，去掉电路中冗余单元，并对不满足限制条件的路径进行优化；输出缓冲：告诉综合工具端口必须驱动外部负载的信息，以便综合工具选择适当的元器件或缓冲器，使其具有合适的可驱动负载的能力。优化：告诉综合工具，在实现相同功能的多种实现方式中，选择哪个以同时满足其对面积、功率、性能的要求。输入重排序：向综合工具传达各种输入信号的到达时间，选择最后到达的信号必须通过最少的逻辑电路。输入缓冲：告诉综合工具驱动外部输入信号的驱动能力，以便综合工具决定是否放置额外的缓冲器。输出文件：门级网表。

2024-09-04 23:24:36 249

原创数字IC学习：同步与异步、跨时钟域处理

理解同步时钟与异步时钟的概念理解跨时钟域处理的解决方法

2024-09-02 22:42:47 1664

原创数字IC学习：makefile

学习makefile的基本格式了解在芯片设计中makefile的使用xrun+simvision与vcs+verdi的简单应用

2024-09-02 22:35:36 333

原创数字IC学习：SVN工具

SVN软件的用途SVN基础操作介绍

2024-07-31 23:07:03 319

原创数字IC学习：VNC工具

VNC（Virtual Network Computing）：是一种屏幕画面分享及远程操作软件。VNC与操作系统无关，因此可跨平台使用，例如可用Windows连线到某Linux的计算机，反之亦同，VNC包含客户端和服务器两个操作软件。VNC Server：VNC服务器端，接收VNC Viewer的连接请求，传输画面到客户端VNC Viewer：VNC客户端，将键盘和鼠标的动作转递给服务器。

2024-07-30 22:14:56 248