veirlog语法
逝年!但知行好事,莫要问前程。
但知行好事,莫要问前程。
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Verilog 语法知识3
Verilog 语法知识311.结构体说明语句,Verilog语言中的任何过程模块都从属于以下四种结构的说明语句。initial说明语句always说明语句task说明语句function说明语句注意:initial和always说明语句在仿真的一开始即开始执行。initial语句只执行一次。相反,always语句则是不断地重复执行,直到仿真过程结束。在一个模块中,使用initia...原创 2019-11-13 16:15:52 · 2444 阅读 · 0 评论 -
Verilog 语法知识2
veirlog 语法知识25.顺序块(关键字begin and)顺序块有以下特点:块内的语句是按顺序执行的。每条语句的延迟时间是相对于前一条语句的仿真时间而言的。直到最后一条语句执行完,程序流程控制才跳出该语句块。如:begin a = b; c = a; //c的值为b的值。end即第一条赋值语句先执行,a的值更新为b的值,然后程序流程控制转到第二条赋值语句,c的值更...原创 2019-11-12 21:47:00 · 1231 阅读 · 0 评论 -
Verilog 语法知识1
学习的参考资料是夏宇闻的《veirlog经典教程》第三版,可能刚看这本书有点迷糊,但我觉得有从语言基础的同学学起来还是能看懂的。这里我列举了自己学习觉得应该注意的地方。veirlog HDL的基本语法 11.变量:变量即在程序运行过程中其值可以改变的量,在Verilog HDL中变量的数据类型有很多种wire型wire型数据常用来表示用于以assign关键字指定的组合逻辑信号。Veril...原创 2019-11-11 20:08:51 · 704 阅读 · 0 评论