逝年的博客

[例1] 一个简单的状态机设计－－序列检测器序列检测器的逻辑功能描述：序列检测指的就是将一个指定的序列从数字码流中识别出来。本例中，我们将设计一个“10010”序列的检测器。设X为数字码流输入，Z为检出标记输出，高电平表示“发现指定序列”，低电平表示“没有发现指定序列”。考虑码流为“ 110010010000100101…” 则有下表：在时钟2－6，码流X中出现指定序列“10010”，对应...

前言：通过一个多月的学习和复习，现在对FPGA又有一个认识，在以前的基础上又更上了一步，个人认为夏宇闻讲的这本书，对于初学者学习还是有些难度的，幸好以前有些基础，不然看起来还是有些吃力的。在前面学习的基础上，通过练习，一定能逐步掌握 Verilog HDL 设计的要点。我们可以先理解样板模块中每一条语句的作用，然后对样板模块进行综合前和综合后仿真，再独立完成每一阶段规定的练习。当十个阶段的练习...