verilog
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Rose Island
这个作者很懒,什么都没留下…
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Verilog中generate的用法
Generate 语句基本概念generate 语句可以动态地生成 Verilog 代码,常用于编写许多结构相同但参数不同的赋值语句或逻辑语句,方便参数化模块的生成。generate 语句主要有以下三种用途[1]^{[1]}[1]:对矢量中的多个位进行重复操作重复操作多个模块的实例引用根据参数定义来确定程序中是否应该包括某段 Verilog 代码generate 语句有主要三种结构:generate - for 语句结构generate - if 语句结构generate - case原创 2022-02-25 14:28:13 · 27837 阅读 · 4 评论 -
Verilog FIFO 设计
FIFO 简介FIFO 是 First In First Out 的缩写,先进先出,顺序写入数据,顺序读出数据,没有指定的读写地址线,读地址和写地址都从0开始,每读或写一次,指针加一,指向下一个存储单元,读写相互独立。FIFO 可用于同步或异步时钟域内的数据传输,可以从快时钟域到慢时钟域,也可以从慢时钟域到快时钟域。FIFO 工作原理写指针用写时钟,写地址从0开始,每写一次地址指针加一,指向下一个存储单元。若 FIFO 为满状态,则不可再写。读指针用读时钟,读地址从0开始,每读一次地原创 2022-01-25 11:20:16 · 718 阅读 · 1 评论 -
Verilog 任意整数分频器
Foreword距离上一篇CSDN又有两个月了,这两个月学了好多,感觉这半年我还是有很大进步了的,没有一开始那么心力憔悴了。但是水管依旧到处漏……最近和老虞还有刘同学吃饭,两个不同领域下的大佬,一个做考古,一个做AI,虽然聊的内容差异巨大,但两个人给我的感触都是,他们好厉害,小汤要好好努力!同时也让我想到了,世界可以分为哲学和数学,但最后都会归结于美学。我身边几个特别厉害的程序员,往往审美也是很好的,可能不是那么艺术,但做出来的东西一定是让人看着舒服的。分频原理首先推荐一个画波形原理图的在线网站Wa原创 2021-12-18 15:47:54 · 4194 阅读 · 7 评论 -
ARM APB总线介绍
testing software:ISE14.7author: Rose IslandAPB总线介绍APB总线APB(Advanced Peripheral Bus) 遵循 AMBA协议(Advanced Microcontroller Bus Architecture Protocol)。信号转换和时钟上升沿相关,每次读写传输至少两个周期,读数据和写数据不能同时发生。APB桥为APB总线中唯一主设备,UART/SPI/I2C等均为从设备。APB接口信号APBWidthSourc.原创 2021-10-01 13:11:04 · 1461 阅读 · 1 评论 -
ISE 14.7使用教程
Foreword断更3个月了,3个月里发生了好多,我从一个写C的转变成了一个写verilog的,蛮突然的,从毫无头绪到慢慢上路,中间就是吃百家饭长大的,接下来的一段时间应该都会写verilog的内容。这段时间里最开心的是真的有人来看我博客耶,满满的成就感让我又回来继续写啦。今天先来讲讲仿真软件ISE的使用吧(我发现将软件使用的文章点击率比别的都高哈哈哈)。ISE安装指南这个就不说啦,参考[「鱼与渔大学生服务」ISE 14.7安装教程](ISE install)ISE使用教程新建工程Fi原创 2021-08-26 13:58:10 · 8247 阅读 · 7 评论