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RSS订阅原创 【System Verilog】package用法
不在unit空间进行任何声明，所有共享的声明都要在 package中。需要时，可以将package 导入到 unit空间进行任何声明，所有共享的声明都要在package中。需要时，可以将package导入到unit空间进行任何声明，所有共享的声明都要在package中。不允许访问定义在unit编译单元里的item（即定义在全局空间的类型在package内无法访问，但interface编译后在package内的class里是可以识别的）std是sv内部自定义的package（eg：std::method）
2024-07-11 18:09:40
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原创 【ARM】汇编语言结构
ld文件是作用在链接过程bss段：Block Started by Symbol，存放程序中未初始化的全局变量和静态局部变量，通常这些变量会被操作系统或链接器初始化为0bss 段，不为数据分配空间，只是记录数据所需空间的大小；data段：data segment，存放程序中已初始化的全局变量和静态局部变量、非const的全局变量的一块内存区域const全局变量一般放到了rodata段，初始化为零的全局变量可能被编译器优化到 bss段。
2024-06-06 15:27:38
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1原创 验证环境运行流程
如果run-time phase中有objection的raise, run_phase没有,run-time phase和run_phase中内容都会执行；run_test在uvm_root中定义， 在uvm_globals.svh中被封装成任务，uvm_globals通过uvm_base.svh里被include，uvm_base.svh这个文件又是在uvm_pkg.svh里被include的，实现全局可见。2.自动执行case中的build_phase，自顶向下，形成完整的UVM树结构；
2024-05-13 22:59:01
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原创 Verdi常用指令
ctrl+w：将鼠标指向需要添加到波形上的信号名，通过该快捷键将该信号添加到波形上；shift+l：当鼠标指向波形区时刷新波形，当鼠标指向代码区（src1）时刷新代码；z：缩小波形，显示更长时间的波形；Z：放大波形，显示更短时间内的波形；f：显示全局的波形；shift+s：将当前存在于到波形区的信号保存为.rc后缀的信号列表；shift+m：波形区快捷添加标记时刻；ctrl+d：删除所有信号列表；x：在代码区快捷查看所有信号的当前状态；
2024-05-07 10:45:12
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空空如也
空空如也
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