stc15w4k32s4芯片引脚图片_夹层式叠层芯片引线键合技术及其可靠性

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常 乾 朱 媛 曹玉媛 丁荣峥

(中国电子科技集团公司第 58 研究所)

《电子与封装》

摘 要：

随着电子封装技术的快速发展，叠层封装成为一种广泛应用的三维封装技术，该技术能够满足电子产品高性能、轻重量、低功耗、小尺寸等日益增长的需求。针对陶瓷封装腔体中的夹层式叠层芯片结构，键合点与键合引线处于陶瓷外壳空腔中，未有塑封料填充固定，区别于塑封叠层芯片封装器件，优化其引线键合技术，并做了相应可靠性评估试验。键合引线偏移长度最大为 0.119 mm，未出现键合引线间隙小于设计值、碰丝短路等情况，为高可靠叠层芯片封装研究提供了参考。

1 引言

近年来，我国航空航天对电子产品高可靠、低功耗、小尺寸的需求不断提高，推动了国产化微电子陶瓷封装向更轻小、更低功耗、更高可靠性的三维封装方向发展。三维封装不但提高了封装密度，而且减小了芯片之间互连导线的长度，提高了器件的传输速率，另外集成多芯片的三维封装还可以实现封装体的功能多元化。

芯片叠层封装技术是目前广泛应用的三维封装技术。芯片叠层封装就是把多个芯片在垂直方向上粘接起来，利用引线键合工艺达到芯片与外壳的互连，然后进行密封。其结构主要分为大小不同芯片的封装和大小相同芯片的封装。对于大小不同的芯片封装，主要采用金字塔型叠层封装，下层芯片的面积要大于上层，芯片一层一层累加，呈金字塔形状，如图 1(a)所示；对于大小一样的芯片封装，一般选择十字堆叠方式，然后将芯片与外壳通过键合互连起来，如图 1(b)所示。

如图 1 所示，在十字交叉叠层的结构中，芯片键合的引出端只能在芯片的两侧，限制了这种堆叠方式的使用范围。所以针对四面都有引出端的相同大小芯片叠层，发展了一种夹层式叠层封装：将相同尺寸的芯片在 Z 方向上一层一层累加，在上下叠层的两功能芯片间增加一个尺寸、厚度合适的硅垫片，为引线键合提供了足够空间，如图 2 所示。

上述结构在塑封器件中已是常见结构，且堆叠层数更多，芯片厚度低于 50 μm，本文所述的陶瓷封装器件中采用图 2 所示的结构，该结构处于平行缝焊的空腔中，如图 3 所示，与塑封器件区别在于未注塑。在夹层式叠层芯片引线键合技术优化的基础上，对其进行了可靠性试验，重点评估可靠性试验前后键合强度变化量以及键合引线偏移量。