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RSS订阅转载 20190313 FPGA学习之PLL（锁相环）
PLL（phaselocked loop）负责FPGA全局时钟的倍频或分频，在电路设计中尤为重要。FPGA的频率能运行多高，很大程度上在硬件上取决于电源的波纹系数，以及PLL锁相环的电路设计。...
2019-03-13 22:32:55
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转载 20190312FPGA学习中的几个小知识
LE：是在FPGA内部， 用于完成用户逻辑的最小单元。一个LE主要由以下部件组成：一个四输入的查找表（Lookup Table，LUT），一个可编程的寄存器，一个进位链，一条寄存器级联链。一个逻辑单元包含三个输出，两个用于驱动行连接、列连接、直接连接，另一个用于驱动本地互联。本地互连通路 直接连接通路，连接的是相邻的逻辑阵列，或者与逻辑阵列相邻的M￥K存储器块、乘法器、锁相环...
2019-03-13 00:04:37
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原创 第一次博客
第一次写博客，打算以后每天把一天的收获写出来原因原因上了研究生了，学习方法和学习压力跟大学完全不同了，每天都在学习，可很多时候都是零效率的瞎忙，想着试试用写博客的方式，每天做一下总结，一定会坚持下去，期待看到自己的改变！...
2019-03-11 21:42:56
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空空如也
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