PLL(phaselocked loop)负责FPGA全局时钟的倍频或分频,在电路设计中尤为重要。FPGA的频率能运行多高,很大程度上在硬件上取决于电源的波纹系数,以及PLL锁相环的电路设计。
立减 ¥
请填写红包祝福语或标题
红包个数最小为10个
红包金额最低5元
抵扣说明:
1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。 2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。