UVM component，object 之间传递接口，transaction通信方式总结

原创

已于 2024-09-30 18:04:25 修改 · 826 阅读

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#fpga开发

于 2024-09-04 15:22:38 首次发布

说明：下列代码参考《UVM实战》

1、interface 和一些configuration等uvm_object 传递

从testbench传递至UVM各个模块中，这种传递方式不需要连接，只需要发送和接收就行

testbench中声明并传入必要参数
```
my_if input_if(clk, rst_n);
```

testbench中，进行dut连接

dut my_dut(.clk(clk),.rst_n(rst_n), .rxd(input_if.data),
 .rx_dv(input_if.valid), .txd(output_if.data),.tx_en(output_if.valid));

testbench中，使用uvm_config_db#进行传递，可以一传一，绝对路径，使用通配符可以一传多

uvm_config_db#(virtual my_if)::set(null, "uvm_test_top.env.i_agt.drv", "vif", input_if);    
uvm_config_db#(virtual my_if)::set(uvm_root::get,"*","vif",input_if);

在conponent中进行接收

 if(!uvm_config_db#(virtual my_if)::get(this, "", "vif", vif))
   `uvm_fatal("my_driver", "virtual interface must be set for vif!!!")

2、transaction从uvm_test 至sequencer至driver的传递

首先讲一下transaction产生过程（不采用defa

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UVM学习整理——UVM通信（component类）

qq_28541715的博客

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920

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uvm通信

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uvm通信

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uvm通信相关的梳理

m0_72571331的博客

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uvm通讯相关知识点梳理

UVM（3）TLM通信

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08-08

948

当A_port的类型是nonblocking_put，B_imp的类型是nonblocking_put时，那么就要在B中定义一个名字为try_put的函数和一个名为can_put的函数。当A_port的类型是put，B_imp的类型是put时，那么就要在B中定义3个接口，一个是put任务/函数，一个是try_put函数，一个是can_put函数。当A_port的类型是blocking_get，B_imp的类型是blocking_get时，那么就要在B中定义一个名字为get的任务/函数。

UVM初学篇 -（7） UVM通信组件TLM

u011164476的博客

10-12

1928

UVM各个组件在运行时是不同的线程并同时执行的，各个组件是需要相互通信传输数据的。在1.2.3 system verilog验证平台中使用mailbox完成了monitor到checker和driver到checker的数据通信，而在UVM中就会用到TLM（Transaction Level model），TLM 为事务级建模，通俗讲就是数据包的通信机制。TLM的通信端口可分为：port、export、imp、analysis_port、analysis_export。

【学习记录丨UVM】2.1uvm_component 与uvm_object

qazWSX

11-11

1611

看看了解一下就欧了，都是文字介绍。可以注意一下clone函数就好了。

UVM实战卷I学习笔记5——UVM基础（1）uvm_component与uvm_object

weixin_41979380的博客

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4159

uvm_component与uvm_object uvm_component派生自uvm_object uvm_object是UVM中最基本的类，几乎所有类都继承自uvm_object，包括uvm_component。说明它拥有uvm_object的特性，同时又有自己的一些特质。但是uvm_component的一些特性，uvm_object则不一定具有。这是面向对象编程中常用到的一条规律。 uvm_component有两大特性是uvm_object所没有的：一是通过在new时指定parent参数来形成一种

uvm_object uvm_component copy() clone()

qq_42779035的博客

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973

在UVM中，uvm_object和 uvm_component是两类主要的基类，它们分别用于不同的场景。copy() 和clone()是用于对象复制的方法，但它们在 uvm_object和 uvm_component中的行为有所不同。一、uvm_object 的方法uvm_objectcopy()将对象值复制到另一个已存在的对象（深拷贝）理论上支持，但几乎不可用clone()创建并返回一个新对象的副本（深拷贝）不支持，直接调用会导致编译错误uvm_object。

UVM_TLM通信机制

weixin_46017929的博客

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1698

uvm_tlm通信 TLM（transaction level modeling）是一个基于事务（transaction）的通信方式。是各个组件之间进行事务传输的方式。 1、三种端口两个组件通信可将两者分为： producer：生产数据方，即为producer； consumer：接收数据方，即为consumer；根据数据发送请求发起方不同可以大致分为三种端口：（1）port：通信请求的端口。（2）export：作为发起请求和接受请求的中间层次端口（可做为中间级连接port和imp）。（3）imp

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frydpgz的博客

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带参数的传输类(Parameterized Transaction Class)

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在UVM的验证环境中，为了让环境具备更好的移植性，通常采用参数形式的传输类，本文主要通过代码记录一下，这些带参数的传输类，在UVM验证环境中的使用方法。带参数的传输类，需要重新定义get_type_name这个虚函数，并且返回的type_name，也需要自己构造，否则通过field automation机制使用print函数时，会打印其父类。本文主要记录一下，带参数的传输类，在UVM环境中的使用方法，以及需要注意的一些方面。

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qq_25749155的博客

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若Sequencer的队列为空，Driver会在此处挂起，直到Sequence产生新事务。：通知Sequencer当前事务已处理完毕，允许Sequencer释放资源并继续后续操作。：Sequencer根据配置的仲裁算法（如优先级、公平性）选择下一个发送的事务。：将事务提交到Sequencer队列，等待Driver处理完成（：请求发送权限，若Sequencer未授权则阻塞。的阻塞，使Sequence能继续发送下一个事务。的阻塞，允许Sequence继续发送下一个事务。：从Sequencer的请求队列中。

芯片漫游指南（3）-- UVM通信

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在芯片开发流程中，有两个地方对项目的助推起到了关键作用：系统原型芯片验证系统原型一般是通过硬件功能描述文档来模拟硬件行为，而行为要求不同于RTL模型。系统原型可以提供一个准确的硬件比特级别、按照地址断访问、不依赖与时钟周期的模型，该模型通常基于System C语言，而系统原型中各个模块通过TLM可以实现宽松时间范围内的数据包传输。芯片验证是在RTL模型初步建立后，通过验证语言和方法学例如SV/UVM来构建验证平台。

UVM入门-组件

qq_41946913的博客

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对于更复杂的检查要求，可将数据发送至其他验证组件，例如scoreboard、reference model或coverage collector。从uvm_sequencer中获取事务（transaction），经转化在接口中对DUT进行时序激励。uvm_agent作为一个标准单元，在更上层的继承中应该被例化到uvm_env。uvm_env在更高的复用中，可以被其他uvm_env所嵌套。在总线协议或内部信号协议观察时，可以做一些功能和时序的检查。未扩展新的函数,扩展用来通信的端口和变量。

6、IC验证面试88问——UVM启动、接口传递、UVM优势

weixin_45925102的博客

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2041

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UVM中TLM1.0通信

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UVM中TLM1.0通信

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有人说学习`这个`最好的时间是十年前，有人说最好的时间是现在，众说纷纭...

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UVM Transaction 是验证环境中数据传输的核心单元，用于封装与DUT（Design Under Test）交互的数据和协议信息。它是验证组件（如Driver、Monitor、Scoreboard）之间通信的基础。UVM Transaction 是验证环境的数据核心，通过封装、随机化和通信机制，实现了高效的测试场景生成和协议验证。合理设计Transaction的结构和约束，能够显著提升验证的灵活性和覆盖率。Transaction通常继承自。

uvm object component

最新发布

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在UVM（Universal Verification Methodology）中，`object`和`component`是两个核心概念，它们在验证平台的构建中扮演不同的角色，具有显著的功能和用途差异。 ### `object` 的特点 `object`是UVM中最基础的类之一，派生自`uvm_object`类。它主要用于数据的封装和传递，通常用于事务级建模（transaction-level modeling）。常见的`object`包括事务（transaction）、序列项（sequence item）等。这些对象通常不具有持续的行为，而是作为数据容器在验证平台中传输。 - **生命周期管理**：`object`的生命周期通常较短，可能在一次事务或一次序列操作中被创建和销毁。 - **动态创建**：可以通过`create()`方法动态创建`object`实例。 - **数据封装**：用于封装数据，支持随机测试生成和数据传递。 - **无端口连接**：`object`没有端口（port）或接口（interface）的连接[^1]。 ### `component` 的特点 `component`派生自`uvm_component`类，是UVM中更为重量级的类。它用于构建验证平台的静态结构，如`driver`、`monitor`、`sequencer`、`agent`、`environment`等。`component`具有层次结构，并且在整个仿真过程中持续存在。 - **静态结构**：`component`在验证平台中作为静态组成部分，通常在整个仿真过程中存在。 - **层次结构**：`component`支持层次化设计，可以通过`uvm_component_utils`宏注册，并在`build_phase()`中创建子组件。 - **端口和接口**：`component`可以拥有端口（port）和接口（interface），用于与其他组件通信。 - **相位管理**：`component`参与UVM的相位（phase）管理，可以在不同的相位中执行特定的操作，如`build_phase()`、`connect_phase()`、`run_phase()`等[^1]。 ### 示例代码以下是一个简单的示例，展示了如何定义一个`object`和一个`component`： #### `object` 示例 ```systemverilog class my_transaction extends uvm_object; `uvm_object_utils(my_transaction) rand bit [31:0] data; function new(string name = "my_transaction"); super.new(name); endfunction endclass ``` #### `component` 示例 ```systemverilog class my_driver extends uvm_driver; `uvm_component_utils(my_driver) function new(string name, uvm_component parent); super.new(name, parent); endfunction virtual function void build_phase(uvm_phase phase); // 构建阶段的操作 endfunction virtual task run_phase(uvm_phase phase); // 运行阶段的操作 endtask endclass ``` ### 总结 - `object`主要用于数据的封装和传递，生命周期较短，适用于事务级建模。 - `component`用于构建验证平台的静态结构，具有层次化设计和相位管理能力，适用于长期存在的组件[^1]。理解`object`和`component`的区别对于构建高效、可维护的验证平台至关重要。在实际应用中，`object`和`component`通常协同工作，`object`用于传递数据，而`component`用于管理和协调这些数据的处理过程。