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RSS订阅原创 verilog语法：reg，wire
是在Verilog中用于建模和连接电路元素的工具，而时序逻辑和组合逻辑则描述了电路的不同行为方式，时序逻辑涉及到时钟和状态存储，而组合逻辑则仅依赖于输入信号的组合。通常用于表示输出或中间信号。它不存储状态，而是传递信号。声明用于连接不同的逻辑块之间的信号。可以用来存储在时钟沿上更新的状态。声明用于存储状态或寄存器的变量。当涉及到Verilog中的数据类型时，变量在赋值时会在下一个时钟沿上更新。也可以用来存储中间计算结果。变量在赋值时立即更新。
2023-12-09 10:29:31
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原创 Netscope:神经网络结构在线可视化工具
地址:http://ethereon.github.io/netscope/#/editor使用方法：直接把prototxt文件放入其中，shift+enter直接结果。
2022-07-13 12:50:25
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原创 动态规划——数字三角形
动态规划——数字三角形给定一个n行数字组成的数字三角形，计算从三角形的顶至底的一条路径，使该路径经过的数字总和最大。递归解法int rec_triangle(int a[][m]) //将数组作为函数参数{ int i,j; for(i=m-2;i>=0;i--) //从倒数第二行开始计算，倒数第二行的计算是基于最后一行的， for(j=0;j<=i;j...
2019-11-16 20:28:47
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第一章 操作系统引论.mmap
2019-12-22
空空如也
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