FPGA与信号-CSDN博客

原创【FPGA】Verilog实现RS422通信、UART

RS422是一种差分串行通信协议，具有抗干扰能力强、传输距离远（最长1200米）、支持全双工通信等特点。全双工工作模式下需要4线（2对差分线），引脚定义如下所示。接线方式如下所示。

2025-03-19 15:02:54 635

原创【FPGA】Intel Altera Tranceiver IP核的使用(serdes)

Intel serdes IP核使用说明

2025-03-06 17:10:46 392

在中国，根据工信部和运营商的技术规范，6GHz以下eMBB场景主流30kHz子载波间隔(μ=1)，NR时隙配置和LTE类似主要采用10ms（20个时隙，每个时隙为0.5ms）静态配置。（4）5ms单周期：DDDDDDDSUU结构，每5ms里包含7个全下行时隙，2个全上行时隙和1个特殊时隙。（3） 2ms单周期：DDSU结构，每2ms里面包含2个全下行时隙，1个下行为主时隙和1个特殊时隙。（1）2.5ms单周期：DDDSU结构，每2.5ms里面包含3个全下行时隙，1个全上行时隙和1个特殊时隙。

2024-10-10 17:32:25 2493

原创四大运营商工作频段介绍

广电是移动通信领域新玩家，第四大运营商，拥有700MHz和4.9GHz频段：700MHz(Band28,n28), 703-733/758-788MHz和4.9GHz(n79), 4900MHz-4960MHz。

2024-07-31 09:50:35 2789

原创【FPGA】建立时间和保持时间

建立时间保持时间

2024-05-22 10:26:03 1164

原创【FPGA】 xilinx vivado中AXI4通信协议详解

AXI是ARM 1996年提出的微控制器总线家族AMBA中的一部分。AXI的第一个版本出现在AMBA3.0，发布于2003年。当前的最新的版本发布于2010年。AXI 4总线和别的总线一样，都用来传输bits信息 (包含了数据或者地址)。AXI4总线有三种类型，分别是AXI4、AXI4-Lite、AXI4-StreamAXI4：主要面向高性能地址映射通信的需求，支持突发传输；AXI4-Lite：是一个简单地吞吐量地址映射性通信总线，不支持突发传输；

2024-03-29 16:42:33 5875 3

原创【FPGA】xilinx Vivado UART IP核使用

xilinx Vivado UART IP核的例化及调用

2024-03-27 16:51:47 4950 9

原创【FPGA】Xilinx vivado生成.dcp文件的方法

首先，需要新建工程，工程顶层文件就是生成后dcp文件的名称，然后在vivado-Tool-setting-project-setting-synthesis路径下，在More options中输入-mode out_of_context（综合时不产生IO buffer），最后对源代码跑综合，综合成功后，可以在工程文件夹中的.runs - .synth_1文件夹中找到生成的dcp文件。DCP文件是vivado软件生成的网表文件，主要起到加密的作用，在不需要提供源代码的情况下运行工程。

2023-12-12 17:21:00 4464

原创【FPGA】Xilinx Vivado时序约束——时钟约束

时钟之间的两个方向上的时间被忽略。这是一般不常使用，举例如下：create_clock -name clk_virt -period 10，定义一个名称为clk_virt，周期为10ns的虚拟时钟。系统抖动是由电源噪声、电路板噪声或系统的任何额外抖动引起的整体抖动，使用set_system_jitter 指令可以对时钟抖动进行约束，举例如下：set_input_jitter [get_clocks -of_objects [get_ports clkin]] 0.1，约束时钟抖动范围在+/-100 ps。

2023-09-25 22:04:48 4987 1

原创【多载波数据聚合与分裂原理】

载波聚合与分裂原理介绍

2023-08-06 18:26:43 451

原创滤波器系数量化

传统的滤波器系数量化方法可分解为3个步骤：(1)找出滤波器系数中最大的绝对值数M；(3)对所有滤波器系数乘以(2Q-1-1)，并对处理后的系数取整形成整数系数；(4)将整数滤波器系数转换成二进制补码数据。设滤波器系数的量化位宽为Q，则系数C的表示范围为-2^Q-1≤C≤(2Q-1-1)，又由于FIR滤波器系数的严格对称特性，实际范围为(1-2Q-1)≤C≤(2Q-1-1)。根据MATLAB的FIR滤波器设计原理，无论滤波器长度多长，滤波器通带内增益均为1(0 dB)，滤波器系数为带小数的浮点数。

2023-08-05 23:14:16 1175 1

原创如何更新system generation里面某个工具箱函数

当打开一个system generation工程后发现里面的工具箱右上角有红色感叹号标志，说明模块中版本不适应新的matlab版本，需要对该模块进行更新，更新方法为打开systen按钮，然后找到model update按钮，点开之后会找到哪些model需要更新，然后点更新就可以了...

2023-04-02 16:58:12 130

RS422通信协议verilog代码实现

RS422通信协议verilog代码实现，采用100MHz的处理时钟，波特率为115200，时钟和波特率都可以根据实际需求改变，压缩包包含TX模块、RX模块以及TB测试文件模块，仿真方案从TX端配置8bit发送数据，波特率采用115200，按照每100us发送一帧数据，测试数据为递增数据，通过RX端进行数据接收，将TX端输出的串行数据转换为并行数据，通过仿真可以看到，TX端发送的数据在RX端被正确解出。

2025-03-19

VIVADO中UART IP核使用

VIVADO中UART IP核使用的是AXI-lite通信协议，外部接口分别为RX、TX以及Interrupt。该工程中使用了UART IP核，并且写了AXI-Lite mater部分代码实现UART IP核通信，在tb文件中写了UART rtl代码，可实现IP核与代码直接的发送接收。代码可直接进行仿真。

2024-05-21

频率响应屏蔽（FRM）滤波器设计源代码及仿真

采用vivado编程软件，带有tb文件，可进行功能仿真。

2022-09-12

quartus prime pro生成压缩版的.rbf文件脚本文件

操作步骤：（1）将该文件与.sof文件放在同一个文件夹里面；（2）打开此文件文本（例如用nodepad软件），将(.sof_name)换成要转换的.sof文件名称，将(.rbf_name)换成转换后名称(如test.rbf)，(3)双击此文件，即可在该文件下生成压缩后的.rbf文件文件名称与个人取的一致。

2022-04-05

串口接收发送的Verilog代码rxtx.zip

串口接收发送的Verilog代码，采用vivado2017.4编写,可以用于学习参考以及开发任务，采用波特率为9600bps

2020-03-18

电脑装系统过程中缺少驱动

可以解决win装系统过程中出现的电脑硬盘不支持安装的问题，将这个压缩包下载，解压以后拷贝到U盘启动盘就可以了

2018-12-14

AD1674的datasheet

下载的ad1674的datasheet，供大家下载使用，属于硬件开发，画电路板的参考文档

2018-06-02

空空如也

TA创建的收藏夹 TA关注的收藏夹

TA关注的人

weixin_42370509的博客