日历android实训报告,EAD万年历实训报告及Verilog HDL源码

《EDA技术及应用》实训报告1  系统设

1.1 设计要求

1.1.1 设计任务

设计并制作一台数字日历。

1.1.2 性能指标要求

⑴用Verilog HDL语言设计一个数字日历。

⑵数字日历能显示年、月、日、时、分和秒。

⑶通过开关分别控制对年、月、日或时、分、秒校对及自动切换、，并且

运用按钮对年、月、日或时、分、秒校对。

⑷通过按钮对数码管全部清零。

1.2 设计思路及设计框图

1.2.1设计思路

通过EDA课程的学习，可知运用Verilog HDL语言设计一个数字日历

括计时器模块(jsq60、jsq)、年月日模块(nyr2016)、控制模块(contr)、

校时选择模块(mux_4)、显示选择模块(mux_16)；然后将各个模块连接起来画成原理图再下载到实训仪上，调节开关及按钮来实现数字日历的功能。

1.2.2总体设计框图

2  各个模块程序的设计

地电平，用于万年历的自动倒换的显  ⑴使用了一个16分频的电路，输出rc是周期为16秒的方波，即8秒高电平、8秒示模式。

分析：如图所示，其中，clk是1秒时钟输入端，k1和k2是控制输入端，当k1k2=00或11时是自动显示模式，控制数码显示器用8秒钟时间显示年、月、日，另外8秒时钟时间显示时、分、秒；当k1k2=01时，仅显示年、月、日，同时用j1，j2，和j3校秒、校分、校时；当k1k2=10时，仅显示年、月、日，同时用j1、j2和j3校日、校月和校年；k是控制输出端。

⑵分别设计一个能显示年月日和时分秒的程序

校准年月日和秒分时的原理图如下：

分析：①当k=0时，开关j1,j2,j3校秒时分然后将信号分别送到jsq模块的jm(校秒)、jf(校分)、js(校时)。

②当k=1时，开关j1,j2,j3校年月日然后将信号分别送到nyr2009模块的jr(校日)、jy(校月)、jn(校年)。

计算年月日的模块如下：

分析：clrn是异步清除输入端，低电平有效；clk是时钟输入端，上升沿有效；jn、jy和jr分别是校年、校月、校日输入端；qn[15..0]、qy[7..0]、qr[7..0]分别是年、月、日的输出端。

显示时分秒与年月历的模块如下：

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