verilog 给数组集体赋值_Verilog HDL数组（存储器）操作

本文从本人的163博客搬迁至此。

引用了http://blog.sina.com.cn/s/blog_9424755f0101rhrh.html

Verilog HDL中常采用数组方式来对存储器进行建模，其使用方式如下：

reg [ msb: 1sb] memory1 [ upper1: lower1],

memory2 [upper2: lower2],. . .

；

例如：

reg [0:3 ] MyMem [0:63]

//MyMem为64个4位寄存器的数组。

reg Bog

[1:5]

//Bog为5个1位寄存器的数组。

MyMem和Bog都是存储器。数组的维数不能大于2。注意存储器属于寄存器数组类型。线网数据类型没有相应的存储器类型。

单个寄存器说明既能够用于说明寄存器类型，也可以用于说明存储器类型。

parameter ADDR_SIZE = 16 , WORD_SIZE = 8;

reg [1: WORD_SIZE] RamPar [

ADDR_SIZE－1 : 0], DataReg;

RamPar是存储器，是16个8位寄存器数组，而DataReg是8位寄存器。

在赋值语句中需要注意如下区别：存储器赋值不能在一条赋值语句中完成，但是寄存器可以。因此在存储器被赋值时，需要定义一个索引。下例说明它们之间的不同。

reg [1:5] Dig; //Dig为5位寄存器。

. . .

Dig = 5'b11011;

上述赋值都是正确的, 但下述赋值不正确：

reg BOg[1:5]; //