system verilog入门实验系列
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SystemVerilog系列实验4-2
SYNOPSYS—SystemVerilog入门实验4-2文章目录SYNOPSYS---SystemVerilog入门实验4-2前言一、在Lab3的基础上修改1. 修改 gen ()i. 增加 ==`include==ii. 声明静态变量 ==pkts_generated==iii. 定义 发送至DUT(输入变量)的数据包的名称 ==pkt2send==iv. 设置随机化失败即退出语句v. 信号sa、da、队列payload实现同步2. 修改 recv ()i. 声明静态变量 ==pkt_cnt==ii.原创 2022-01-19 19:32:48 · 746 阅读 · 10 评论 -
SystemVerilog系列实验4-1
SYNOPSYS—SystemVerilog入门实验4-1文章目录SYNOPSYS---SystemVerilog入门实验4-1前言一、Packet是什么?1. 总体框架2. 随机化处理3. 声明类之外定义方法二、Function是什么?1. funtion的第1种用法------声明构建函数2. funtion的第2种用法------声明有返回值的函数3. funtion的第3种用法------声明无返回值的函数前言该实验的目标为以下4个方面:将数据信息封装进入 Packet 类中;利用随原创 2022-01-18 18:36:52 · 1615 阅读 · 0 评论 -
SystemVerilog系列实验3
SYNOPSYS—SystemVerilog入门实验3文章目录SYNOPSYS---SystemVerilog入门实验3前言一、Monitor是什么?1. 实验思路2. 实验步骤1)声明与调用recv()2)读懂时序图二、Checker是什么?1. 实验思路2. 实验步骤1)声明与调用check()2)创建compare()三、 总结前言在实验1与实验2中,我们已将Stimulator(激励发生器)对应的四部分(Configure、Generator、Transactor、Driver)初步搭建完原创 2021-11-23 21:22:41 · 2191 阅读 · 4 评论 -
SystemVerilog系列实验2
SYNOPSYS—SystemVerilog入门实验2文章目录SYNOPSYS—SystemVerilog入门实验2前言一、实验思路二、实验步骤1.声明与调用gen()2.声明与调用send()1) 读懂时序图2) 用“代码”描述“时序图”三、知识点:随机变量赋值四、总结前言该实验的目的为:从DUT的输入端口(端口3)发送1包数据,并由DUT的输出端口(端口7)进行输出。一、实验思路如何产生这个数据包?发送的数据包格式与内容是什么? 二、实验步骤针对上述描述的两条思路,首先原创 2021-11-05 00:12:36 · 1306 阅读 · 8 评论 -
SystemVerilog系列实验1
SYNOPSYS—SystemVerilog入门实验1文章目录SYNOPSYS---SystemVerilog入门实验1前言一、验证平台(环境)的透明度二、测试平台(环境)结构1. 通用验证结构2. 针对该实验的验证结构三、组件说明1. interface2. Test program3. Top level harness file四、总结前言该系列实验分为6大部分,每部分都会尽可能地还原我在每个实验中的思路与步骤,旨在记录我在学习SV验证道路上的点点滴滴,同时也希望能与众多志同道合的兄弟们多多原创 2021-11-02 01:21:27 · 2909 阅读 · 2 评论