进击的砰砰砰-CSDN博客

原创【UVM】TLM通信之scorboard与reference_model

文章目录本文目标一、总体 / 局部结构1、总体结构分析2、局部结构分析二、通信步骤1、输入路线1）新建in_monitor.sv文件（输入路线①）2）新建master_agent.sv文件（输入路线②）3）新建my_reference_model.sv文件（输入路线③）4）新建my_env.sv文件（输入路线④、⑤）2、输出路线1）新建out_monitor.sv文件（输出路线①）2）新建salve_agent.sv文件（输出路线②）3）新建my_scoreboard.sv文件（输出路线④）4）新建my_e

2022-04-07 00:10:03 2586 1

原创【UVM】TLM端口的使用方法（端对端）

目录本文目标一、put ()模式代码部分1、my_reference_model.sv文件中（紫色圆圈①）2、my_monitor.sv文件中（紫色圆圈③）3、my_agent.sv文件中（紫色圆圈④）4、my_env.sv文件中（紫色圆圈③）5、打印结构图示二、get ()模式代码部分1、my_reference_model.sv文件中（紫色圆圈①）2、my_monitor.sv文件中（紫色圆圈④）3、my_agent.sv文件中（紫色圆...

2022-03-30 21:20:25 1542 1

原创 SV中各种区别联系

文章目录前言一、program 与 module1. program2. module3. 总结前言工作或学习中遇到的类似知识点会持续更新至此。一、program 与 module我们建议将设计部分放置在 module 中，而将测试采样部分放置在 program 中。module（硬件盒子）、program（软件盒子）和interface（硬件软件的媒介）的作用和定义它们的初中在于SV需要更清晰的界限来划分硬件域（module）、软件域（program和class）以及中间域（interfa

2022-02-15 23:39:57 1358

原创 SV编译程序指令部分

文章目录持续更新一、`include1. `include是什么1) `include " filename "2) `include < filename >2. `include的示例二、ifdef、else、elsif、endif1. ifdef、else、elsif、endif是什么2. ifdef、else、elsif、endif、ifndef的示例三、`timescale1. `timescale是什么2. `timescale的用法持续更新工作或学习中遇到的类似知识点会及时补

2022-01-20 16:49:50 2913

原创 SystemVerilog系列实验4-2

SYNOPSYS—SystemVerilog入门实验4-2文章目录SYNOPSYS---SystemVerilog入门实验4-2前言一、在Lab3的基础上修改1. 修改 gen ()i. 增加 ==`include==ii. 声明静态变量 ==pkts_generated==iii. 定义发送至DUT(输入变量)的数据包的名称 ==pkt2send==iv. 设置随机化失败即退出语句v. 信号sa、da、队列payload实现同步2. 修改 recv ()i. 声明静态变量 ==pkt_cnt==ii.

2022-01-19 19:32:48 443 10

原创 SystemVerilog系列实验4-1

SYNOPSYS—SystemVerilog入门实验4-1文章目录SYNOPSYS---SystemVerilog入门实验4-1前言一、Packet是什么？1. 总体框架2. 随机化处理3. 声明类之外定义方法二、Function是什么？1. funtion的第1种用法------声明构建函数2. funtion的第2种用法------声明有返回值的函数3. funtion的第3种用法------声明无返回值的函数前言该实验的目标为以下4个方面：将数据信息封装进入 Packet 类中；利用随

2022-01-18 18:36:52 1401

原创 SV覆盖率部分

学习目标：掌握SystemVerilog的覆盖率部分学习内容：利用思维导图方式总结该部分内容。学习时间：2022年1月8日学习产出：

2022-01-08 00:44:36 301

原创 SV打印部分

SV语法中的打印信息持续更新中一、基础转义知识二、$sformatf / $sformat (File I/O tasks and functions)三、$display (Display tasks)四、$fopen / $fclose/ $fwrite / $fscanf / $feof (File I/O tasks and functions)五、$time / $realtime / $stime (Simulation time functions)1、$time2、$stime3、$real

2022-01-06 15:37:54 8820

原创 SV进程通信部分

学习目标：掌握SystemVerilog的进程通信部分学习内容：利用思维导图方式总结该部分内容。总结时间：2022年1月5日学习产出：

2022-01-05 20:12:38 364

原创 SV并行线程部分

文章目录前言一、pandas是什么？二、使用步骤1.引入库2.读入数据总结前言提示：这里可以添加本文要记录的大概内容：例如：随着人工智能的不断发展，机器学习这门技术也越来越重要，很多人都开启了学习机器学习，本文就介绍了机器学习的基础内容。提示：以下是本篇文章正文内容，下面案例可供参考一、pandas是什么？示例：pandas 是基于NumPy 的一种工具，该工具是为了解决数据分析任务而创建的。二、使用步骤1.引入库代码如下（示例）：import numpy as npimport.

2022-01-05 15:57:25 662 4

原创 SVInout与Ref部分

文章目录一、Inout是什么？二、Ref是什么？1）代码结构的思路2）代码结构的说明三、两者区别是什么？四、两者联系/区别总结一、Inout是什么？ inout百度翻译为“双向，双向总线”，顾名思义就是该类型端口既能做输入又能做输出。很多需要交互的芯片外部的有些管脚都会使用inout类型，尤其是需要与外界做双向通信的数据总线与地址总线。在需要用到inout类型搭建仿真验证平台时，需要注意以下两个方面：1.在例化端口时，需将顶层的inout型的信号必须变为wire型；2.在编写assign语

2022-01-04 23:15:09 1288

原创 SV随机约束部分

学习目标：掌握SystemVerilog的随机约束部分学习内容：利用思维导图方式总结该部分内容。总结时间：2022年1月4日学习产出：

2022-01-04 20:57:46 229

原创 SV类部分

学习目标：掌握SystemVerilog的类部分学习内容：利用思维导图方式总结该部分内容。总结时间：2021年12月26日学习产出：

2021-12-26 23:34:44 197

原创 SV任务与函数部分

学习目标：掌握SystemVerilog的任务和函数部分学习内容：利用思维导图方式总结该部分内容。学习时间：2021年12月24日学习产出：

2021-12-24 22:01:07 465

原创 SV数组部分

学习目标：掌握SystemVerilog的数组部分学习内容：利用思维导图方式总结该部分内容。总结时间：2021年12月21日学习产出：

2021-12-21 22:47:34 355

原创 SV数据类型部分

SV数据类型

2021-12-15 21:45:35 460 1

原创 SystemVerilog系列实验3

SYNOPSYS—SystemVerilog入门实验3文章目录SYNOPSYS---SystemVerilog入门实验3前言一、Monitor是什么？1. 实验思路2. 实验步骤1）声明与调用recv()2）读懂时序图二、Checker是什么？1. 实验思路2. 实验步骤1）声明与调用check()2）创建compare()三、总结前言在实验1与实验2中，我们已将Stimulator（激励发生器）对应的四部分（Configure、Generator、Transactor、Driver）初步搭建完

2021-11-23 21:22:41 1803 4

原创 SystemVerilog系列实验2

SYNOPSYS—SystemVerilog入门实验2文章目录SYNOPSYS—SystemVerilog入门实验2前言一、实验思路二、实验步骤1.声明与调用gen(）2.声明与调用send()1) 读懂时序图2) 用“代码”描述“时序图”三、知识点：随机变量赋值四、总结前言该实验的目的为：从DUT的输入端口（端口3）发送1包数据，并由DUT的输出端口（端口7）进行输出。一、实验思路如何产生这个数据包？发送的数据包格式与内容是什么？二、实验步骤针对上述描述的两条思路，首先

2021-11-05 00:12:36 1116 8

原创 SystemVerilog系列实验1

SYNOPSYS—SystemVerilog入门实验1文章目录SYNOPSYS---SystemVerilog入门实验1前言一、验证平台（环境）的透明度二、测试平台（环境）结构1. 通用验证结构2. 针对该实验的验证结构三、组件说明1. interface2. Test program3. Top level harness file四、总结前言该系列实验分为6大部分，每部分都会尽可能地还原我在每个实验中的思路与步骤，旨在记录我在学习SV验证道路上的点点滴滴，同时也希望能与众多志同道合的兄弟们多多

2021-11-02 01:21:27 2501 2

被吓大的砰砰砰的博客