计算机术语中的cpu是指什么意思是,什么叫cpu_cpu是什么意思_电脑cpu意思介绍 - 系统家园...

很多用户都知道电脑里有cpu,电脑的大脑就是cpu,但是不知道什么叫cpu,cpu具体是什么意思,英文的全称是central processing

unit也就是中央处理器。下面来看看详细的cpu介绍吧。

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什么叫cpu

CPU是英文:Central Processing Unit的缩写,Central Processing

Unit的译文为--中央处理器。因此,CPU就是中央处理器的简称。那么中央处理器又是什么东西呢?

中央处理器(CPU)是一块超大规模的集成电路,是一台计算机的运算核心(Core)和控制核心( Control

Unit)。它的功能主要是解释计算机指令以及处理计算机软件中的数据。

中央处理器(CPU)主要包括运算器(算术逻辑运算单元,ALU,Arithmetic Logic

Unit)和高速缓冲存储器(Cache)及实现它们之间联系的数据(Data)、控制及状态的总线(Bus)。它与内部存储器(Memory)和输入/输出(I/O)设备合称为电子计算机三大核心部件。

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cpu是什么意思

CPU 是计算机的核心和大脑。它接收数据输入,执行指令和处理信息。它与输入/输出(I / O)设备通信,输入/输出(I / O)设备向 CPU

发送数据和从 CPU 接收数据。

此外,CPU 还有一个内部总线,用于与内部高速缓冲存储器通信,称为背面总线。用于与 CPU,内存,芯片组和 AGP

插槽之间进行数据传输的主总线称为前端总线。

CPU 包含内部存储器单元,称为寄存器。这些寄存器包含 ALU 信息处理中使用的数据,指令,计数器和地址。

一些计算机使用两个或更多处理器。它们由并排放置在同一块板上或单独板上的独立物理 CPU 组成。每个 CPU

都有一个独立的接口,独立的缓存和到系统前端总线的各个路径。

多处理器是需要多任务处理的密集并行任务的理想选择。多核 CPU 也很常见,其中单个芯片包含多个

CPU。

控制单元:从存储器中提取指令并解码并执行它们

算术逻辑单元(ALU):处理算术和逻辑运算

为了正常工作,CPU 依赖于系统时钟,存储器,辅助存储器以及数据和地址总线。

该术语也称为中央处理器,微处理器或芯片。

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cpu基本结构

CPU包括运算逻辑部件、寄存器部件和控制部件等。

运算逻辑部件

运算逻辑部件,可以执行定点或浮点的算术运算操作、移位操作以及逻辑操作,也可执行地址的运算和转换。

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寄存器部件

寄存器部件,包括通用寄存器、专用寄存器和控制寄存器。通用寄存器又可分定点数和浮点数两类,它们用来保存指令中的寄存器操作数和操作结果。

通用寄存器是中央处理器的重要组成部分,大多数指令都要访问到通用寄存器。通用寄存器的宽度决定计算机内部的数据通路宽度,其端口数目往往可影响内部操作的并行性。

专用寄存器是为了执行一些特殊操作所需用的寄存器。控制寄存器通常用来指示机器执行的状态,或者保持某些指针,

有处理状态寄存器、地址转换目录的基地址寄存器、特权状态寄存器、条件码寄存器、处理异常事故寄存器以及检错寄存器等。

有的时候,中央处理器中还有一些缓存,用来暂时存放一些数据指令,缓存越大,说明CPU的运算速度越快,目前市场上的中高端中央处理器都有2M左右的二级缓存,高端中央处理器有4M左右的二级缓存。

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cpu的重要参数

1、CPU的主频:CPU的主频大小,代表着CUP运算能力的大小。CPU的主频越高,处理数据能力就越强,比如 2GHz的CPU是

1GHz的CPU的两倍;

2.、CPU的核数:CPU的核数多少,也代表着CUP运算能力的高低。CPU的核数越多,处理数据能力就越强,单核的CPU相当于只有一个大脑,双核的CPU相当于有两个大脑,多核CPU相当于有多个大脑。因此,主频相同的情况下,双核的CPU是单核的CPU的两倍;

3、CPU的缓存:工作时,CPU往往需要从内存和硬盘中重复读取同样的数据块,CPU的缓存容量越大,就能大幅度提升CPU内部读取数据的命中率,从而不用再到内存或者硬盘上寻找,以此提高系统性能。因此,CPU的缓存越大越好。

cpu四个核心功能:

提取

第一阶段,提取,从存储器或高速缓冲存储器中检索指令(为数值或一系列数值)。由程序计数器(Program

Counter)指定存储器的位置,程序计数器保存供识别目前程序位置的数值。

换言之,程序计数器记录了CPU在目前程序里的踪迹。提取指令之后,程序计数器根据指令长度增加存储器单元。

指令的提取必须常常从相对较慢的存储器寻找,因此导致CPU等候指令的送入。这个问题主要被论及在现代处理器的快取和管线化架构。

解码

CPU根据存储器提取到的指令来决定其执行行为。在解码阶段,指令被拆解为有意义的片断。根据CPU的指令集架构(ISA)定义将数值解译为指令。

一部分的指令数值为运算码(Opcode),其指示要进行哪些运算。其它的数值通常供给指令必要的信息,诸如一个加法(Addition)运算的运算目标。

这样的运算目标也许提供一个常数值(即立即值),或是一个空间的定址值:暂存器或存储器位址,以定址模式决定。在旧的设计中,CPU里的指令解码部分是无法改变的硬件设备。

不过在众多抽象且复杂的CPU和指令集架构中,一个微程序时常用来帮助转换指令为各种形态的讯号。这些微程序在已成品的CPU中往往可以重写,方便变更解码指令。

执行

在提取和解码阶段之后,接着进入执行阶段。该阶段中,连接到各种能够进行所需运算的CPU部件。

例如,要求一个加法运算,算数逻辑单元(ALU,Arithmetic

Logic

Unit)将会连接到一组输入和一组输出。

输入提供了要相加的数值,而输出将含有总和的结果。ALU内含电路系统,易于输出端完成简单的普通运算和逻辑运算(比如加法和位元运算)。

如果加法运算产生一个对该CPU处理而言过大的结果,在标志暂存器里,运算溢出(Arithmetic

Overflow)标志可能会被设置。

写回

最终阶段,写回,以一定格式将执行阶段的结果简单的写回。运算结果经常被写进CPU内部的暂存器,以供随后指令快速存取。

在其它案例中,运算结果可能写进速度较慢,但容量较大且较便宜的主记忆体中。某些类型的指令会操作程序计数器,而不直接产生结果。

这些一般称作“跳转”(Jumps),并在程式中带来循环行为、条件性执行(透过条件跳转)和函式。许多指令也会改变标志暂存器的状态位元。

这些标志可用来影响程式行为,缘由于它们时常显出各种运算结果。例如,以一个“比较”指令判断两个值的大小,根据比较结果在标志暂存器上设置一个数值。

这个标志可藉由随后的跳转指令来决定程式动向。在执行指令并写回结果之后,程序计数器的值会递增,反覆整个过程,下一个指令周期正常的提取下一个顺序指令。

如果完成的是跳转指令,程序计数器将会修改成跳转到的指令位址,且程序继续正常执行。许多复杂的CPU可以一次提取多个指令、解码,并且同时执行。

这个部分一般涉及“经典RISC管线”,那些实际上是在众多使用简单CPU的电子装置中快速普及(常称为微控制(Microcontrollers))。

以上电脑cpu意思介绍就是本文的全部的内容了,详细看完之后,大家就对cpu有了一定的了解,喜欢的用户关注收藏系统家园哦。

组成原理课后答案第三章 3. 用16K×8位DRAM芯片组成64K×32位存储器,要求: (1) 画出该存储器组成逻辑框图。 (2) 设存储器读/写周期为0.5μS, CPU在1μS内至少要访问一次。试问采用哪种刷新方式比较合理?两次刷新最大时间间隔多少?对全部存储单元刷新一遍所需实际刷新时间多少? 解:(1)组成64K×32位存储器需存储芯片数为       N=(64K/16K)×(32位/8位)=16(片)      每4片组成16K×32位存储区,有A13-A0作为片内地址,用A15 A14经2:4译码器产生片选信号 ,逻辑框图如下所示:  (2)依题意,采用异步刷新方式较合理,可满足CPU在1μS内至少访问内存一次要求。     设16K×8位存储芯片阵列结构为128行×128列,按行刷新,刷新周期T=2ms,则异步     刷新间隔时间为:                  则两次刷新最大时间间隔发生示意图如下    可见,两次刷新最大时间间隔为tmax      tmax=15.5-0.5=15 (μS)    对全部存储单元刷新一遍所需时间为t R      t R =0.5×128=64  (μS) 6.用32K*8位EPROM芯片组成128K*16位只读存储器,试问: (1)数据寄存器多少位? (2)地址寄存器多少位? (3)共需多少个EPROM芯片? (4)画出此存储器组成框图。 解:(1)系统16位数据,所以数据寄存器16位 (2)系统地址128K=217,所以地址寄存器17位 (1) 共需要8片 (2)组成框图如下 8. 存储器容量为64M,字长64位,模块数m = 8,分别用顺序方式和交叉方式进行组织。存储周期T = 100ns,数据总线宽度为64位,总线周期τ = 10ns .问顺序存储器和交叉存储器带宽各多少? 解:信息总量: q = 64位 ×8 =512位   顺序存储器和交叉存储器读出8个字时间分别:    t2 = m T = 8×100ns =8×10 (s)    t1 = T + (m - 1) = 100 + 7×10 = 1.7 ×10 (s)   顺序存储器带宽:    W2 = q / t2 = 512÷(8×10 )= 64 ×10 (位/ S)   交叉存储器带宽:    W1 = q / t1 = 512÷(1.7 ×10 )= 301 ×10 (位/ S) 9. CPU执行一段程序时, cache完成存取次数为2420次,主存完成存取次数为80 次,已知cache存储周期为40ns,主存存储周期为240ns,求cache/主存系统效率和平均访问时间。 解:先求命率h    h=nc/(nc +nm )=2420÷(2420+80)=0.968   则平均访问时间为ta    ta=0.968×40+(1-0.968) ×240=46.4(ns)    r =240÷40=6   cache/主存系统效率为e    e=1/[r+(1-r)×0.968]=86.2% 13、一个组相联cache由64个行组成,每组4行,主存储器包含4k个块,每块128个字。求表示内存地址格式 64行,4行一组,共64/4=16组;主存储器有4K个块,每块128字,共219次方个字,所以需要19个地址位,因为块长128,所以低7位表示内偏移,因为块编号对16取余组号,所以用4位表示对应组号,地址最8位无法用cache决定,保留,所以8 4 7 第四章 4.令格式结构如下所示,试分析令格式及寻址方式特点。 解:令格式及寻址方式特点如下:   ① 双字长二地址令;   ② 操作码OP可定 =64条令;   ③ RS型令,两个操作数一个在寄存器(16个寄存器之一),另一个在存储器;   ④ 有效地址通过变址求得:E=(变址寄存器)± D,变址寄存器可有16个。
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