8086CPU总线形成电路设计

1. 总线形成电路需要使用到的数电芯片：

• 74LS244（8位单向缓冲器）

• 74LS245（8位双向缓冲器，收发器）

• 74LS373（锁存器）

2. 8086引脚功能和时序：

• 时钟和复位：

8086时钟信号CLK和刚上电时的复位信号RESET应该由8284时钟发生器来产生。

RESET引脚高电平有效，有效时间至少为4个时钟周期。

复位之后，CS为FFFFH，IP为0000H。

• 三个周期：

时钟周期是CPU工作最基本的单位（8086以时钟下降沿同步工作）；

总线周期是CPU通过总线对外部访问一次的最小时间，基本的总线周期为4个时钟周期，也可以插入等待状态Tw；

指令周期是执行一条指令的时间，和指令类型有关。

• 复用引脚时序：（操作外部MEM时）

AD0-AD15的时序：总线周期的T1内输入地址码，T2-T4输入数据码。

A16/S3-A19/S6的时序：总线周期的T1内输出地址码，T2-T4输出状态码。

BHE/S7的时序：总线周期的T1内输入BHE，T2-T4输入S7状态码。BHE有效表示使用高八位数据线。

• 几个控制引脚：

ALE引脚为地址锁存引脚，在T1时有一个高电平门信号，指示AD0-AD15复用引脚输出地址了。

DT/R引脚为数据线发送方向引脚，整个总线周期内，高电平表示向外，低电平表示向CPU。

DEN引脚为数据有效引脚，在T2-T4内的一部分时间为低电平（有效），指示AD0-AD15复用引脚输出数据了。

M/IO引脚为MEM或者IO操作引脚，在整个总线周期内，高电平表示对MEM操作，低电平表示对IO操作。

WR和RD引脚在DEN有效期间的部分时间有效，若为写则WR有效，若为读则RD有效。

• 总线形成电路设计：（最小系统）

• 其他控制总线的功能：

READY准备好引脚：由8284时钟发生器接管，在总线周期的T3内8086检测该引脚，若为低电平则认为外部慢速MEM或IO没有准备好，从而在总线周期中插入一个Tw等待周期。