一、自动生成验证程序testbench的方法,setting-EDA Tool->simylation->选择对应的语言(verilog对应*.vt,VHDL对应*.vht)
processing-->start-->start test bench template writer.
二、Quartus 中调用modelsim的流程
1. 设定仿真工具 assignmentèsettingèEDA tool settingèsimulation 选择你需要的工具。
2. 自动产生测试激励文件模板: processingèstartèStart test bench template writer 我们点击之后系统会自动在目录:当前文件夹èsimulationèmodelsim (这个文件夹名字跟你选的仿真工具有关)中产生一个测试激励文件 xxx.vt(Verilog test bench) 或者 xxx.vht(VHDL test bench), 文件名跟你工程中的Top module 的名字一样, 后缀为.vt或者.vht。
3. 编辑走动生成的test bench文件 我们加入自己需要的激励以及初始化语句,这里我们还要修改test bench的模块名字为tb(我们会看到这个名字和后面的设定有联系)。
4. 连接test bench,我们需要从Quartus中自动调用仿真工具,所以需要设定Native Link选项。
a) 还是在simulation的设置页面里,设定 Native Link对话框中的设定。我们这里